存储器测试装置与存储器测试方法
【技术领域】
[0001]本发明有关于一种存储器测试装置，特别是有关于有效率的存储器测试方法，通过可调整的时钟信号(clock signal)最佳化存储器测试装置的时序余量(timing slack)。
【背景技术】
[0002]图1A为包括存储器160的系统10的示意图，其中存储器160操作于功能模式或是测试模式。系统10包括逻辑单元110、测试电路120、寄存器(register) 142以及存储器(memory) 160。有多条时序路径(timing path)可存取存储器160，包括从存储器160的原始时钟信号CK到存储器160的输出DO的第一时序路径TP1、从存储器160的输出DO经过逻辑单元110到寄存器142的第二时序路径TP2、以及从存储器160的输出DO到测试电路120的第三时序路径TP3。当存储器160被存取或操作于一般操作的功能模式时，则功能模式的对应时序路径为第一时序路径TPl与第二时序路径TP2。当存储器160被存取或操作于测试模式时，则测试模式的对应时序路径为第一时序路径TPl与第三时序路径TP3。
[0003]详细而言，测试主要依赖于第二时序路径TP2与第三时序路径TP3的时序余裕(timing margin)，特别是当第一时序路径TPl有延迟或错误时。然而，如果第三时序路径TP3的时序余裕比第二时序路径TP2的时序余裕更大或是更宽松，就会造成测试电路120的正确性与可靠度的劣化。举例而言，一方面，当存储器160处于测试模式时，其测试结果通常是成功的。但是另一方面，当存储器160处于功能模式时，实际性能或结果却是失败的。因此，需要一种更好的存储器测试方法，降低第二时序路径TP2与第三时序路径TP3之间的时序余裕的差距，增进存储器测试的正确性与可靠度。
[0004]各种测试装置或方法已被使用于测试存储器160的时序路径与性能，例如被广泛使用的自动测试模式产生系统(Automatic Test Pattern Generat1n, ATPG)。当存储器160存取或操作于ATPG的全速测试(at-speed testing)，则关键存取会应用在存储器160。由于关键路径(critical path)是从位线的预充电到下一个存取循环，如果预充电位线(bit line)至预定电压位准(pre-determined voltage level)的关键路径太紧的话，贝丨J存储器160的输出DO可能会发生一些错误。此外，ATPG的测试模组的尺寸非常大。因此，ATPG的测试流程没有效率并且耗费太多时间与费用，需要另一种高效率与低成本的存储器测试方法。
【发明内容】
[0005]有鉴于此，本发明提供一种存储器测试装置与存储器测试方法。
[0006]依据本发明一实施方式，提供一种存储器测试装置，用以测试存储器，包括:测试电路，耦接于所述存储器以测试所述存储器的性能；以及寄存器，耦接于所述测试电路，并且测试时钟信号输入至所述寄存器，其中所述测试时钟信号不同于所述存储器及/或所述测试电路的原始时钟信号，并且所述测试时钟信号用以调整所述存储器测试装置闩锁来自所述存储器的资料的时间，以降低所述存储器测试装置的时序余量。
[0007]依据本发明另一实施方式，提供一种存储器测试方法，用以测试存储器，包括:产生寄存器的测试时钟信号以测试所述存储器的性能，其中所述测试时钟信号不同于所述存储器及/或存储器测试装置的原始时钟信号；调整所述存储器测试装置闩锁来自所述存储器的资料的时间，以降低所述存储器测试装置的时序余量。
[0008]依据本发明又一实施方式，提供一种存储器测试方法，用以测试存储器，包括:产生用于存储器测试装置的测试时钟信号，以执行所述存储器的测试模式，并且所述测试时钟信号不同于所述存储器的原始时钟信号；通过调节所述测试时钟信号而控制所述存储器测试装置的余裕，使得所述测试模式的余裕约等于或小于操作于所述存储器的功能模式的余裕。
[0009]本发明所提供的存储器测试装置与存储器测试方法，具有更佳的正确性与可靠度。
[0010]对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本发明的各目的是明显的。
【附图说明】
[0011]图1A为包括操作于功能模式或测试模式的存储器的系统的示意图；
[0012]图1B为依据本发明实施例所提供的存储器与存储器测试装置的示意图；
[0013]图1C为依据本发明实施例所提供的存储器与存储器测试装置的另一种示意图；
[0014]图2为依据本发明实施例所提供的时钟调整电路的示意图；
[0015]图3A为依据本发明实施例所提供的原始时钟信号与测试时钟信号的时序图；
[0016]图3B为依据本发明实施例所提供的原始时钟信号与测试时钟信号的另一种时序图；
[0017]图4A为依据本发明实施例所提供的存储器测试装置的示意图；
[0018]图4B为依据本发明实施例所提供的存储器测试装置的另一种示意图；
[0019]图4C为依据本发明实施例所提供的具有外部时钟信号的存储器测试装置的另一种不意图；
[0020]图4D为依据本发明实施例所提供的具有多工器与外部时钟信号的存储器测试装置的另一种示意图；
[0021]图4E为依据本发明实施例所提供的具有多工器与外部时钟信号的存储器测试装置的另一种示意图；
[0022]图5为依据本发明实施例所提供的存储器测试方法的流程图；
[0023]图6为依据本发明实施例所提供的存储器测试方法的流程图。
【具体实施方式】
[0024]本发明虽以较佳实施例揭露如下，然其并非用以限定本发明的范围，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视申请权利要求书所界定者为准。如果可能的话，图式及说明中使用相同的标号来表示相同或相似的部件。在图式中，为了清楚及方便性，而扩大形状及厚度。以下说明将特别针对本发明实施例的装置或是其中元件的形成部分。可以理解的是未特别绘示或说明的元件可具有各种不同的型式。本说明书全文中所提及关于「一实施例」的意思是指有关于本实施例中所提及特定的特征、结构、或特色包含于本发明的至少一实施例中。因此，本说明书全文中各处所出现的「在一实施例中」用语所指的并不全然表示为相同的实施例。再者，特定的特征、结构、或特色能以任何适当方式而与一或多个实施例作结合。可以理解的是以下的图式并未依照比例绘示，而仅仅提供说明的用。
[0025]图1B为依据本发明实施例所提供的存储器160与存储器测试装置100的示意图。系统10包括存储器160与存储器测试装置100。存储器160接收原始时钟信号CK与控制信号CS。存储器测试装置100用以测试存储器160。举例而言，存储器160可以是静态随机存取存储器(Static Random Access Memory, SRAM)、动态随机存取存储器(DynamicRandom Access Memory，DRAM)、快闪存储器或其他任何类型的存储器。进一步而言，存储器160可包括储存空间以及读取/写入电路(未显示)。储存空间可包括多重区块(multipleblocks)，其中每一个区块可包括多重页面(multiple pages)，并且被读取/写入电路依据原始时钟信号CK所存取。
[0026]在一实施例中，存储器测试装置100包括测试电路120与寄存器140。举例而言，测试电路120为内建自测试(built-1n self-test, BIST)电路，寄存器140为正反器(flip-flop)。要注意的是，寄存器140也可配置于其他装置或模组中，例如测试电路120。在一实施例中，测试电路120以金数值(golden value)GV比较来自存储器160的输出DO的资料，以检测资料的正确性。寄存器140储存测试电路120所输出的资料。金数值GV可以是验证用的预设数值、或是上一次存取存储器160的操作循环所产生的数值。
[0027]如图1B所示，测试电路120耦接存储器以测试或验证存储器160的性能。寄存器140耦接测试电路120，测试时钟信号CK_T输入至寄存器