140。测试时钟信号CK_T不同于存储器160及/或测试电路120的原始时钟信号CK。举例而言，在一实施例中，原始时钟信号CK为存储器160的时钟信号。在另一实施例中，原始时钟信号CK不只是存储器160的时钟信号，也共享于测试电路120 (未显示)。原始时钟信号CK由时钟源(clock source)(未显示)所产生。时钟源可以是锁相回路(phase-locked loop,PLL)或是其他任何适合产生至少一时钟信号的元件。在图1B所示的实施例中，测试电路120耦接于存储器160与寄存器140之间。图1C为依据本发明实施例所提供的存储器160与存储器测试装置100的另一种示意图。在此实施例中，寄存器140耦接于存储器160与测试电路120之间。
[0028]要注意的是，测试时钟信号CK_T用以调整或控制存储器测试装置100闩锁或获得来自存储器160的资料的时间，以降低存储器测试装置100的时序余量。由于存储器测试装置100闩锁或获得来自存储器160的资料的时间能够依据测试时钟信号CK_T而调整或调变，第三时序路径TP3的时序余裕就可以被降低或变得更紧，使其大约等于第二时序路径TP2。因此，通过最佳化存储器测试装置100的时序余量，可以提升测试电路120的正确性与测试可靠度。
[0029]图2为依据本发明实施例所提供的时钟调整电路(clock adjustingcircuitry) 130的示意图。在一实施例中，存储器测试装置100还包括时钟调整电路130以调整或调变原始时钟信号CK并获得测试时钟信号CK_T。在另一实施例中，测试时钟信号CK_T来自外部时钟信号CK_E(未显示)，并且外部时钟信号CK_E不同于原始时钟信号CK。存储器测试装置100包括时钟调整电路130以调整或调变原始时钟信号CK并获得测试时钟信号CK_T。时钟调整电路130也可配置或包含于其他装置或模组中，例如测试电路120。此外，原始时钟信号CK以及外部时钟信号CK_E可以由相同或不同的时钟源所产生。
[0030]详细而言，时钟调整电路130可包括至少一反相器、逻辑元件、缓冲器、移相器及/或多工器以调变原始时钟信号CK或外部时钟信号CK_E。举例而言，如图2所示，时钟调整电路130包括反相器AO、两个逻辑元件BI与B2、以及两个开关Cl与C2。在一实施例中，时钟调整电路130接收选择信号SE。选择信号SE的两个位用以控制两个开关Cl与C2，以调整原始时钟信号CK的波形或工作循环(duty cycle)并获得测试时钟信号CK_T。
[0031]图3A为依据本发明实施例所提供的原始时钟信号CK与测试时钟信号CK_T的时序图。时钟调整电路130接收与调变原始时钟信号CK，并且依据00、01、10、11的选择信号SE而获得四种测试时钟信号CK_T之一。在图3A所示的实施例中，负向边缘(negativeedge)可应用于测试时钟信号CK_T，负向边缘指的是信号从低位准转变为高位准例如TO或Tl等的时间。存储器测试装置在负向边缘闩锁资料。换句话说，测试时钟信号CK_T可使用或应用负向边缘来调整闩锁资料的时间。
[0032]举例而言，00的选择信号SE的意思是不致能(disable)逻辑元件BI与B2，只致能(enable)反相器A0。举例来说，逻辑元件BI与B2可以为缓冲器、移相器及/或多工器。原始时钟信号CK在没有延迟或提前的情况下被反相而成为测试时钟信号CK_T(SE = 00)。在此实施例中，在原始时钟信号CK的TO之后的下一个负向边缘为Tl，但是在测试时钟信号CK_T (SE = 00)的TO之后的下一个负向边缘为T2。从TO到T2的测试时钟信号CK_T(SE= 00)的触发期间是时钟循环的一半。要注意的是，因为测试时钟信号CK_T(SE = 00)的T2比原始时钟信号CK的Tl提前半个时钟循环，使得存储器测试装置100闩锁资料的时间提前了半个时钟循环。因此，使用测试时钟信号CK_T能够降低存储器测试装置100的时序余量。
[0033]在图3A所示的其他实施例中，其他三个测试时钟信号CK_T(SE = 01)、CK_T(SE =10)、与CK_T(SE = 11)在TO之后的下一个负向边缘分别为T3、T4与T5。测试时钟信号CK_T (SE = 01)的触发期间(T0至T3)大于测试时钟信号CK_T (SE = 00)的触发期间(T0至T2)、测试时钟信号CK_T(SE = 10)的触发期间(T0至T4)大于测试时钟信号CK_T(SE =01)的触发期间(T0至T3)、测试时钟信号CK_T(SE = 11)的触发期间(T0至T5)大于测试时钟信号CK_T(SE = 10)的触发期间(T0至T4)。换句话说，存储器测试装置100以测试时钟信号CK_T(SE = 01)闩锁资料的时间晚于以测试时钟信号CK_T(SE = 00)闩锁资料的时间，存储器测试装置100以测试时钟信号CK_T(SE = 10)闩锁资料的时间晚于以测试时钟信号CK_T(SE = 01)闩锁资料的时间，并且存储器测试装置100以测试时钟信号CK_T(SE=11)闩锁资料的时间晚于以测试时钟信号CK_T(SE= 10)闩锁资料的时间。然而，存储器测试装置100以测试时钟信号CK_T(SE = 00)、CK_T(SE = 01)、CK_T(SE = 10)以及CK_T(SE = 11)闩锁资料的所有时间皆早于以原始时钟信号CK闩锁资料的时间。全部的测试时钟信号 CK_T(SE = 00)、CK_T(SE = 01)、CK_T(SE = 10)以及 CK_T(SE = 11)的触发期间皆等于或大于时钟循环的一半。
[0034]进一步而言，通过具有不同波形或延迟或工作循环的测试时钟信号CK_T(SE =00)、CK_T(SE = 01)、CK_T(SE = 10)以及 CK_T(SE = 11)，能够动态或即时(in real-time)调整存储器测试装置100闩锁资料的时间。详细来说，时钟调整电路130能够调变或调节测试时钟信号CK_T的波形或延迟或工作循环。图3B为依据本发明实施例所提供的原始时钟信号CK’与测试时钟信号CK_T’的另一种时序图。在此实施例中，测试时钟信号CK_T’ (SE=00)从TO’至T2’的触发期间小于时钟循环的一半，并且存储器测试装置100以测试时钟信号CK_T’(SE = OO)闩锁资料的时间远早于以原始时钟信号CK’闩锁资料的时间。此夕卜，时钟调整电路130能够以不同的选择信号SE调变其他种类的测试时钟信号CK_T’ (SE=01)、CK_T’ (SE = 10)以及 CK_T’ (SE = 11)。
[0035]图4A为依据本发明实施例所提供的存储器测试装置100的示意图。原始时钟信号CK被传送至测试电路120，测试时钟信号CK_T被传送至寄存器140。测试电路120与寄存器140的时钟信号是不同的。图4B为依据本发明实施例所提供的存储器测试装置100的另一种示意图。在此实施例中，存储器测试装置100还包括时钟调整电路130通过选择信号SE调整原始时钟信号CK以得到测试时钟信号CK_T。图4C为依据本发明实施例所提供的具有外部时钟信号CK_E的存储器测试装置100的另一种示意图。相较于图4B所示的实施例，图4C所示的时钟调整电路130接收外部时钟信号CK_E (即第一外部时钟信号)而非接收原始时钟信号CK。在一些实施例中，如果存储器160的时钟信号的速度快于系统10的时钟信号的速度，则外部时钟信号CK_E可以被传送至存储器测试装置100。如果存储器160的时钟信号的速度慢于系统10的时钟信号的速度，则原始时钟信号CK可以被传送至存储器测试装置100。
[0036]图4D为依据本发明实施例所提供的具有多工器132与外部时钟信号CK_E的存储器测试装置100的另一种示意图。在此实施例中，多工器132接收并多工(receives andmultiplexes)外部时钟信号CK_E1 (即第一外部时钟信号)以及至少一个其他外部时钟信号CK_EN(即第二外部时钟信号)，以获得测试时钟信号CK_T。图4E为依据本发明实施例所提供的具有多工器132与外部时钟信号CK_E1至CK_EN的存储器测试装置100的另一种示意图。相较于图4D所示的实施例，图4E所示的多工器132耦接至时钟调整电路130，以进一步接收时钟调整电