ll)，每一非挥发性记忆单元用以储存一个位的数据。于图1中示意性地绘示了六个非挥发性记忆单元MCl 1、MCl2、MCl3、MC21、MC22以及MC23，但本发明并不以此为限。实际应用中，非挥发性记忆体装置100可包含许多个非挥发性记忆单元。值得注意的是，记忆单元组的数量以及各级记忆单元组所对应到的字符线数量、记忆单元数量皆可依实际需求进行调整，图1中所绘示的仅为示例，并非用以限制本发明。
[0025]每一非挥发性记忆单元MCll?MC23分别親接至与其相对应的位线(bitline)BLl ?BL3 以及反位线(inverted bit line, or bit line bar)BLBl ?BLB3。举例来说，非挥发性记忆单元MCll耦接至与其相对应的位线BLl以及反位线BLBl ;位于同一字符且下一位的非挥发性记忆单元MC12则耦接至与其相对应的位线BL2以及反位线BLB2，依此类推。
[0026]于此实施例中，每一非挥发性记忆单元MClI?MC23更分别耦接至与其相对应的字符读取线(reading word line)RffLl?RWL2、第一控制线PGl?PG2以及第二控制线Vwritel?Vwrite2。于此实施例中，非挥发性记忆单元MCll、MC12与MC13属于同一字符，故耦接至同一字符读取线RWL1、第一控制线PGl以及第二控制线Vwritel。实际应用中，同一字符可能包含8、16、32或更多个位组，图中未示。上述记忆体的其他基本架构为已知技艺的人所熟知，在此便不进一步赘述。
[0027]请一并参阅图2，其绘示图1中非挥发性记忆装置100的其中一个非挥发性记忆单元MCl I的进一步示意图。于此实施例中，图1中的每一非挥发性记忆单元MCl I?MC23均各自包含类似图2中非挥发性记忆单元MCll的细部结构，并各自搭配相应的信号线路(位线、反位线、字符读取线、第一控制线及第二控制线等)。
[0028]如图2所示，非挥发性记忆单元MClI包含锁存结构LATCH(其包含第一晶体管Tl、第二晶体管T2、第三晶体管T3以及第四晶体管T4)、第一读写电路RWCl (其包含第五晶体管T5以及第六晶体管T6)、第二读写电路RWC2(其包含第七晶体管T7以及第八晶体管T8)、第一忆阻器MRl以及第二忆阻器MR2。上述晶体管(Tl?T8)各具有第一端、第二端以及控制端。
[0029]锁存结构LATCH电性耦接至字符读取线RWLl。锁存结构LATCH具有储存节点Q与反向储存节点QB。当非挥发性记忆单元MClI处于工作电压下时，储存节点Q与反向储存节点QB用以储存一对位数据。第一晶体管Tl的第一端耦接至字符读取线RWLl。第二晶体管T2的第一端耦接至第一晶体管Tl的第二端，第一晶体管Tl与第二晶体管T2两者控制端耦接，第二晶体管T2与第一晶体管Tl互斥地导通，借此第一晶体管Tl与第二晶体管T2形成第一反向器。
[0030]第三晶体管T3的第一端耦接至字符读取线RWLl。第四晶体管T4的第一端耦接至第三晶体管T3的第二端，第三晶体管T3与第四晶体管T4两者控制端耦接，第四晶体管T4与第三晶体管T3互斥地导通，借此第三晶体管T3与第四晶体管T4形成第二反向器。
[0031]第三与第四晶体管T3、T4的控制端耦接至第一晶体管Tl的第二端及第二晶体管T2的第一端，第三晶体管T3的第二端与第四晶体管T4的第一端耦接至第一与第二晶体管Tl、T2的控制端。也就是说，第一反向器的输出(如图2中锁存结构LATCH的储存节点Q)接到第二反向器的输入(第三与第四晶体管T3、T4的控制端)，第二反向器的输出(如图2中锁存结构LATCH的反向储存节点QB)接到第一反向器的输入(第一与第二晶体管Τ1、Τ2的控制端)，如此，第一反向器与第二反向器交错耦合，便形成了前述的锁存结构LATCH。
[0032]若有位数据“I”被储存于储存节点Q，透过第二反向器(第三与第四晶体管T3、T4)把反向储存节点QB设定为位数据“0”，而反向储存节点QB透过第一反向器(第一与第二晶体管Tl、T2)回授强化储存节点Q的位数据“1”，反之亦然。
[0033]锁存结构LATCH用以透过储存节点Q (与反向储存节点QB)的电位高低来暂存一个位的数据。于此实施例中，当字符读取线RWLl的电位为高准位时，锁存结构LATCH内的数据会持续维持。当字符读取线RWLl的电位归零时，锁存结构LATCH内的数据便会消失。因此，本发明中的非挥发性记忆单元MCll利用第一忆阻器MRl与第二忆阻器MR2搭配第五晶体管T5至第八晶体管T8来进行非挥发性的数据储存，位数据将透过第一忆阻器MRl与第二忆阻器MR2的阻值差异来储存，不会受到电源关闭的影响，当需要读取数据时，便可以利用非挥发性记忆单元MClI进行恢复操作以读取非挥发性位数据，详细作法如下列说明。
[0034]第一读写电路RWCl电性耦接至位线BLl、第一控制线PGl与锁存结构LATCH。第一忆阻器MRl电性耦接至第一读写电路RWCl与第二控制线Vwritel。
[0035]如图2所示，第五、第六晶体管T5、T6的第一端互相耦接；第五晶体管T5的第一端、第二端及控制端分别耦接至第二晶体管T2的第二端、系统接地端(GND)及第一控制线PG1。第六晶体管T6的第一端、控制端分别耦接至第二晶体管T2的第二端、位线BL1。第七、第八晶体管T7、T8的第一端互相耦接。
[0036]第二读写电路RWC2电性耦接至反位线BLBl、第一控制线PGl与锁存结构LATCH。第二忆阻器MR2电性耦接至第二读写电路RWC2与第二控制线Vwritel。
[0037]第七晶体管T7的第一端、第二端及控制端分别耦接至第四晶体管T4的第二端，系统接地端(GND)及第一控制线PGl。第八晶体管T8的第一端、控制端分别耦接至第四晶体管T4的第二端、反位线BLBl。
[0038]第一忆阻器MRl经写入操作而具有第一阻值，耦接于第六晶体管T6的第二端与第二控制线Vwritel之间。第二忆阻器MR2经写入操作而具有一第二阻值，第二忆阻器MR2耦接于第八晶体管T8的第二端与第二控制线Vwrite之间。第一忆阻器MRl的第一阻值与第二忆阻器MR2的第二阻值相异且逻辑上互补。
[0039]第一忆阻器MRl与第二忆阻器MR2采用忆阻器(memristor)是一种被动电子元件。举例来说，若是相变化忆阻器是根据施加在忆阻器上的写入电流大小与写入时间，可将相变化忆阻器设置为不同阻值，例如使之为高阻值或低阻值两种方式。于此实施例中，第一忆阻器MRl经设定而具有第一阻值。第二忆阻器MR2经设定而具有第二阻值，第一阻值与第二阻值相异且逻辑上互补，也就是说，同一个非挥发性记忆单元MCll内的第一忆阻器MRl与第二忆阻器MR2其中一者为高阻态而另一者为低阻态。
[0040]如图2所示的实施例中，非挥发性记忆单元MCll还包含第一反向放大器INVl以及第二反向放大器INV2。第一反向放大器INVl输入端耦接于第一晶体管Tl与第二晶体管T2之间(即储存节点Q)，第一反向放大器INVl输出端用以输出第一输出信号0UT1。第二反向放大器INV2的输入端耦接于该第三晶体管与该第四晶体管之间(即反向储存节点QB)，第二反向放大器INV2的输出端用以输出第二输出信号0UT2。于此实施例中，由于第一反向放大器INVl与第二反向放大器INV2的反向放大效果，第一输出信号OUTl与第二输出信号0UT2分别为储存节点Q与反向储存节点QB的反向逻辑。但本发明并不以此为限，于另一实施例中，若将第一反向放大器INVl与第二反向放大器INV2分别替换为缓冲放大器，则第一输出信号OUTl与第二输出信号0UT2分别为储存节点Q与反向储存节点QB的同向逻辑，此亦属本发明的揭露范围。
[0041]如图2所示的实施例中非挥发性记忆单元MCll适用于可编程电路，用来储存可编程电路中的各种非挥发性数据，可编程电路为现场可编程门阵列(Field-pr0gra_ablegate array, FPGA)电