输出电路的制作方法
【技术领域】
[0001]本发明涉及一种输出电路。
【背景技术】
[0002]近年来，接口中的传输速度增大，且数据发送和接收的比特速率(bit rate)已经变为几Gbps (比特/秒)。由于诸如DDR-SDRAM (双倍速率同步动态随机存储器)之类的存储设备的运行速度也已经增大，因此，希望增大主电路与DDR-SDRAM之间的接口的速度。例如，在关于DDR-SDRAM(其输入和输出操作在2.133Gbps下执行)的接口中，由于DDR-SDRAM在双倍数据速率下操作，因此，传输时钟为1.066GHz。然而，输入和输出操作是通过2.133GHz的时钟来控制的。此外，为了提高接口的数据速率，可能存在其中多个比特的数据信号并行传输的接口。在这样的接口中，提供一种在多个比特的数据输出中取消时钟偏差(skew)的相位调整单元(纠偏(de-skew)单元)，以调整数据输出的相位。实施例涉及其中通过传输时钟调整数据输出的相位的输出电路。
[0003]由于内部电路很难在高速下操作，因此其在低速下操作。输出电路将多个比特的并行数据转换为高速串行数据。如上所述，当其中多个比特的数据信号并行传输的接口被使用时，输出电路包括多个输出块，在每个输出块中将N比特(N:2的幂次方)并行数据转换为1比特串行数据。例如，当输出块的数量为Μ时，Μ比特的数据信号并行传输。Μ比特并行数据的输出中的偏差被调整为零。在偏差调整中，在训练模式下预先测量用于取消偏差的调整值，并储存该调整值。在正常操作下，基于所存储的调整值调整偏差。在下文中，将用于传输Μ比特并行数据的多个输出块称为“Μ比特输出块”。
[0004]当如上所述的传输速度增大时，从内部电路输出到输出电路的并行数据信号中的偏差和在从输出电路到输出端子的信号路径上的偏差相对变得如此之大，以至于不能被忽视。当在Μ比特输出块的每个输出块中将Ν比特并行数据转换为1比特串行数据时，在每个输出块的末级将2比特并行数据转换为1比特串行数据。除了末级之外的级为以传输时钟的频率或小于其1/2的时钟频率下操作的电路，因此，这种电路的操作裕度(margin)较大。然而，末级为以传输时钟的双倍频率操作的电路。因此，由于末级中的相位调整单元在高速频率的时钟下操作，因此，形成末级的电路的消耗功率较大且其操作裕度小。
[0005]此外，相位调整单元由DLL (延迟锁相环)形成。由于多个DLL被分别针对Μ比特的输出电路而设置，因此，DLL的输出的上升沿/下降沿彼此不一致。
[0006]相关文献
[0007][专利文献1]日本特开专利文献号2000-022677。
[0008][专利文献2]日本特开专利文献号H11-177540。
【发明内容】
[0009]针对现有技术中存在的问题，提供了一种输出电路，其包括Μ比特的输出块，在每个输出块中将Ν比特并行数据转换为1比特串行数据，并且期望将Μ比特并行数据的输出之间的偏差调整到零，从而降低功率消耗以及增加电路操作裕度。
[0010]根据第一方面的输出电路包括:输出部，其包括多个输出块，每个输出块将2比特并行数据转换为1比特串行数据，并且将转换后的串行数据输出；控制信号生成电路，其根据基准时钟生成延时调整信号、第一相位调整信号和多个第二相位调整信号；第一时钟生成部，其基于所述第一相位调整信号根据所述基准时钟生成第一时钟；以及多个第二时钟生成部，其分别基于所述多个第二相位调整信号，与所述第一时钟同步地分别生成多个第二时钟，并且生成多个反相第二时钟，所述反相第二时钟是所述第二时钟的反相时钟，其中所述每个所述输出块包括:延时扩展电路，其根据所述基准时钟和反相基准时钟顺序锁存所述2比特并行数据，基于所述延时调整信号从锁存后的数据信号中选择两个，并将所选的两个信号输出，所述反相基准时钟是所述基准时钟的反相时钟；以及双时钟触发器电路(two-clocks flip-flop circuit)，其相对于所述延时扩展电路设置，所述双时钟触发器电路与对应于所述输出块的所述第二时钟同步地锁存来自所述延时扩展电路的两个输出中的一个，并将所述输出保持半个所述第二时钟的周期，并且所述双时钟触发器电路与对应于所述输出块的反相第二时钟同步地锁存来自所述延时扩展电路的所述两个输出中的另一个，并将所述输出保持半个所述反相第二时钟的周期。
[0011]根据实施例的输出电路，在双时钟触发器电路中执行从2比特并行数据到1比特串行数据的转换。因此，延时扩展电路与基准时钟和反相基准时钟同步操作，并且双时钟触发器电路可以与传输时钟和反相传输时钟同步操作，该传输时钟和反相传输时钟的频率与基准时钟的频率相同。因此，延时扩展电路可以与频率与传输时钟相同的基准时钟同步操作。因此，由于延时扩展电路没有根据传输时钟的双倍频操作，因此，延时扩展电路的功率消耗变小并且其电路操作裕度变大。
【附图说明】
[0012]图1是示出一般输出电路的配置的图，该输出电路包括Μ比特的输出块，在每个输出块中将Ν比特并行数据转换为1比特串行数据，并且该输出电路将Μ比特数据输出之间的偏差调整为零；
[0013]图2Α和图2Β是说明偏差调整的图；
[0014]图3是示出具有PLL 1和DLL_A的针对每个比特的比特片电路的电路构成的图；
[0015]图4是示出比特片电路的操作的时间图；
[0016]图5是示出第一实施例的输出电路的末级的构造的图，其中在Μ比特(Μ= 3)输出块的每个输出块中将2比特并行数据转换为1比特串行数据；
[0017]图6Α是示出2CLK-FF的符号的图；
[0018]图6Β是示出2CLK-FF的真值表的图；
[0019]图7是示出2CLK-FF的操作的时间图；
[0020]图8Α到图8C是示出2CLK-FF的具体构造示例的图；
[0021]图9是示出比特片电路之一的构造的电路图；
[0022]图10是示出比特片电路的操作的时间图；
[0023]图11Α是示出形成DLL_A和DLL_Z的DLL(延迟锁相环)的示例的总体构造的图；
[0024]图11B是示出在DLL中使用的延迟单元的电路图；
[0025]图12是示出在第一实施例的输出电路中使用的ISFT[7:0]和延时调整信号ISELA的真值表的图；
[0026]图13是示出第二实施例的输出电路中的比特片电路之一的构造的电路图；
[0027]图14是示出第二实施例的比特片电路的操作的时间图；
[0028]图15是示出第三实施例的输出电路中的比特片电路之一的构造的电路图；
[0029]图16是示出表示对应于相位范围的延时控制信号与所选信号之间的关系的真值表的图；
[0030]图17是示出在第三实施例中当ISELA = 0时比特片电路的操作的时间图；
[0031]图18是示出在第三实施例中当ISELA = 1时比特片电路的操作的时间图。
【具体实施方式】
[0032]在对实施例的输出电路进行说明之前，对输出电路的一般示例进行说明，该输出电路包括Μ比特输出块，在每个输出块中将N比特并行数据转换为1比特串行数据，并且该输出电路将Μ比特的数据输出中的偏差调整为零。
[0033]图1是示出一般输出电路的配置的图，该输出电路包括Μ比特的输出块，在每个输出块中将Ν比特并行数据转换为1比特串行数据，并且该输出电路将Μ比特的数据输出中的偏差调整为零。图1示出在Μ比特输出块的每个输出块中将Ν比特并行数据转换为2比特并行数据之后，将2比特并行数据转换为1比特串行数据的部分。图1示出Μ = 3的示例。在频率与传输时钟相同或小于其1/2的时钟下操作的电路中执行在Μ比特输出块的每个输出块中将Ν比特并行数据转换为2比特并行数据的操作。因此，这些电路的电路操作裕度较大且不存在关于操作裕度的问题。因此，这里将对在Μ比特输出块的每个输出块中将2比特并行数据转换为1比特串行数据的部分进行描述。在Μ比特输出块的每个输出块中，图1中示出的输出电路将2比特并行数据转换为1比特串行数据，并且在与传输时钟同步的DDR(双倍数据速率)下将转换后的1比特串行数据输出。
[0034]输出电路包括:PLL(锁相环)11、控制信号生成电路12、DLL(延迟锁相环)_A 13、三个比特片(bit-slice)电路20A-20C以及输出缓冲器25A-25C。PLL 11生成基准时钟X1CLK (基准CLK)以及双倍频时钟X2CLK (高速CLK)，基准时钟X1CLK的频率与传输时钟相同，双倍频时钟X2CLK的频率是传输时钟的两倍。控制信号生成电路12根据基准CLK生成延时调整信号和相位调整信号，在下文中将对其进行描述。DLL_A 13将高速CLK延迟一延迟值，该延迟值对于三个比特片电路20A-20C而言是通用的。
[0035]三个比特片电路20A-20C包括:并串(并行/串行)转换电路21A-21C、延时扩展电路22A-22C、锁存(触发器)电路23A-23C以及DLL_Z 24A-24C。并行/串行转换电路21A-21C与高速CLK同步地将2比特并行数据IDQ0[1:0]、IDQ1[1:0]和IDQ2[1:0]转换为1比特串行数据。如上所述，以DDR输出数据，并且数据在上升沿和下降沿处变化。因此，当与时钟的上升沿同步操作的触发器(在下文中，称为FF)用来形成输出电路时，频率是基准CLK的两倍高速CLK被提供到FF。
[0036]由于信号路径的布设方式，IDQ0[1:0]、IDQ1[1:0]和IDQ2[1:0]彼此之间具有一些相位差(偏差)。在末级的高速电路中，这些偏差成为了问题。因此，延时扩展电路22A-22C调整IDQ0[1:0]、IDQ1[1:0