出的DLL，而是可以使用各种类型的DLL。由于各种构造的DLL是公知的，因此，将省略关于DLL的进一步说明。
[0099]图12是示出第一实施例的输出电路中使用的ISFT[7:0]和延时调整信号ISELA的真值表的图。图12示出从选择器67和68输出的NDQ0_S和NDQ1_S以及对应于ISFT的相位调整的值。
[0100]例如，当ISFT[7:0] = 01001101，ISELA = 0 时，将 NDQ01_I^PNDQ12_R选为 NDQ0_S和NDQ1_S，且相位为216.5625度。
[0101]如上所述，在第一实施例的输出电路中，通过2CLK-FF执行2比特并行数据到1比特串行数据的转换。延时扩展电路与基准时钟和反相基准时钟同步操作。2CLK-FF与相位调整基准时钟及其反相时钟同步操作。因此，与通过具有双倍频的高速时钟操作的电路相比，2CLK-FF的功率消耗小且2CLK-FF的电路操作裕度大。此外用于单个比特的DLL设置在提供到末级的2CLK-FF的CLK和靠近比特通用DLL的路径上。因此，由于用在单个DLL中的控制信号的线没有设置在到多个2CLK-FF的各个路径上，因而电路面积减小。
[0102]在第一实施例中，多比特通用的DLL_A的相位调整范围大到45度到405度。为了使DLL_A的相位调整范围大，图11的DLQ 65的级数增加。因此，其电路面积变大。在接下来描述的第二实施例中，对DLL_A的相位调整范围减小的输出电路进行描述。
[0103]图13是示出在第二实施例的输出电路中比特片电路之一的构造的电路图。
[0104]第二实施例的输出电路与第一实施例的输出电路的不同之处在于，将NDQ01_R和NDQ13_R输入到选择器67，而将NDQ12_R和NDQ02_R输入到选择器68。第二实施例的输出电路的其它部分与第一实施例的输出电路的其它部分相同。
[0105]图14是示出第二实施例的比特片电路的操作的时间图。
[0106]DLL_A的相位调整范围通过交替使用选择器67以及输入了冊002_1?和NDQ13_R的选择器而向外扩张。DLL_A的相位调整范围从第一实施例中的45度到405度的范围变为第二实施例中的45度到225度的范围。因此，电路面积减小。具体地，虽然第一实施例中的图11A的DLL的DLQ 65的级数为1152，但其在第二实施例减小到640。在第二实施例中，ISELA也是多个比特的通用信号。
[0107]如图13和图14所示，当ISELA = 0时，2CLK-FF 52与CLKO (IDLLCLK)的上升沿同步地锁存NDQ01_R，与CLK1 (NDLLCLK_S)的上升沿同步地锁存NDQ12_R，并将锁存后的信号输出到DQx ο
[0108]当ISELA = 1 时，2CLK-FF 52 与 CLK1 (NDLLCLK_S)的上升沿同步地锁存 NDQ13_R，与CLKO (IDLLCLK)的上升沿同步地锁存NDQ02_R，并将锁存后的信号输出到DQx。
[0109]在ISELA = 0的状态下，从45度到225度扫描IDLLCLK，并在IDLLCLK达到225度时将状态切换到ISELA = 1。此外，从45度到225度扫描IDLLCLK，并在IDLLCLK达到225度时将状态切换到ISELA = 0。
[0110]如上所述，第二实施例的输出电路获得了与第一实施例的输出电路相同的效果。此外，由于在末级处输入到2CLK-FF的CLK的扫描范围为45度到225度，因此，DLL_A的级数减小，因而其面积减小。
[0111]在第二实施例中，关于在2CLK-FF 52中的设置时间/保持时间的一部分允许范围(窗口)的条件变得严格。具体地，当DLL_A的扫描范围中的位置最小时，设置裕度为对应于X1CLK的45度相位的值，因此，当X1CLK的频率为1.066GHz时，设置时间为117皮秒。此夕卜，当DLL_A的扫描范围中的位置最大时，X1CLK的相位为225度(在DLL_A通用的比特之间的通用延迟)和90度(在DLL_Z处的个体延迟)的总和(225度+90度)，并因此保持裕度为360度-(225度+90度)=45度。因此，保持时间也为117皮秒。因此，当扫描位置为最小和最大时，关于设置时间/保持时间的条件变得严格。
[0112]在接下来描述的第三实施例的输出电路中，关于2CLK-FF 52中的设置时间/保持时间的条件(其在第二实施例中变得严格)变得宽松。
[0113]图15是示出在第三实施例的输出电路中比特片电路之一的构造的电路图。
[0114]第三实施例的输出电路与第二实施例的输出电路的不同之处在于，FF 71、FF 72和选择器73-76被添加到比特片电路中。第三实施例的输出电路的其它部分与第二实施例的输出电路的其它部分相同。在第三实施例中，控制信号生成电路根据DLL_Z的相位调整值生成扩展延时控制信号ISELB。
[0115]FF 71与IX1CLK同步的锁存FF 63的输出。从FF 71输出的NDQ03_R为对应于延迟了一个IX1CLK周期的NDQ01_R的信号。换言之，NDQ03_R为对应于延迟了半个IX1CLK周期的NDQ02_R的信号。
[0116]FF 72与NX1CLK_S同步地锁存FF 65的输出。从FF 72输出的NDQ14_R为对应于延迟了一个IX1CLK周期的冊012_1?的信号。换言之，NDQ14_R为对应于延迟了半个IX1CLK周期的延迟的NDQ13_R的信号。
[0117]选择器73接收NDQ01_R和NDQ02_R，当扩展延时控制信号ISELB = 0时选择并输出NDQ01_R，而当ISELB = 1时选择并输出NDQ02_R。
[0118]选择器74接收NDQ02_R和NDQ03_R，当扩展延时控制信号ISELB = 0时选择并输出NDQ02_R，而当ISELB = 1时选择并输出NDQ03_R。
[0119]选择器75接收NDQ12_R和NDQ13_R，当扩展延时控制信号ISELB = 0时选择并输出NDQ12_R，而当ISELB = 1时选择并输出NDQ13_R。
[0120]选择器76接收NDQ13_R和NDQ14_R，当扩展延时控制信号ISELB = 0时选择并输出NDQ13_R，而当ISELB = 1时选择并输出NDQ14_R。
[0121]选择器67接收来自选择器73和选择器76的输出，当延时控制信号ISELA = 0时选择来自选择器73的输出，而当ISELA = 1时选择来自选择器76的输出，并将所选的一个数据输出为NDQ0_S。
[0122]选择器68接收来自选择器75和选择器74的输出，当延时控制信号ISELA = 0时选择来自选择器75的输出，而当ISELA = 1时选择来自选择器74的输出，并将所选的数据输出为NDQ1_S。
[0123]图16是示出表示对应于相位范围的延时控制信号与所选信号之间的关系的真值表的图。
[0124]如图16的真值表所示，在第三实施例中，存在第一到第四四个条件，第一条件与第二实施例中ISELA = 0的条件相同，第三条件与第二实施例中ISELA = 1的条件相同。换言之，在第三实施例中，增加了 ISELB = 1的第二条件和第四条件。
[0125]第二条件具有其中DLL_A 43的通用相位调整值和DLL_Z 44A-44C的每个相位调整值的总和为225度到315度的范围。在第二条件下，ISELA = 0且ISELB = 1。在第二条件下，将 NDQ02_R 选为 NDQO_S，而将 NDQ14_R 选为 NDQ1_S。
[0126]第四条件具有其中DLL_A 43的通用相位调整值和DLL_Z 44A-44C的每个相位调整值的总和为225度到315度的范围。在第二条件下，ISELA= 1且ISELB= 1。在第四条件下，将 NDQ13_R 选为 NDQO_S，而将 NDQ03_R 选为 NDQ1_S。
[0127]图17是示出在第三是实例中当ISELA = 0时比特片电路的操作的时间图。
[0128]图18是示出在第三实施例中当ISELA = 1时比特片电路的操作的时间图。
[0129]在下文中，将对在训练模式和正常模式下的延时控制信号ISELA、扩展延时控制信号ISELB和相位调整值的设定操作进行描述。
[0130]在训练模式下，通过在45度到225度的范围内扫描DLL_A 43的相位来确定多个比特的通用相位。接着，通过在0度到90度的范围内分别扫描DLL_Z 44A-44C的相位来确定各个比特各自的相位。在扫描中，当DLL_A的相位和DLL_Z的相位的总和小于225度时，将ISELB设定为0 (ISELB = 0);而当总和等于或大于225度时，将ISELB设定为1 (ISELB =
1)。当ISELB = 1时，输入到2CLK-FF 52的数据被延迟半个X1CLK周期，以增加在2CLK-FF52处的保持裕度。由于ISELB为根据用于各个比特的DLL_Z(+DLL_A)的各个条件确定的选择器信号(扩展延时信号)，因此，针对各个比特分别确定ISELB。由于ISELA为用于扩展多个比特通用DLL_A的相位调整范围的选择信号，因此，ISELA为如第二实施例一样的多个比特通用的信号。
[0131 ] 第三实施例的输出电路具有与第一实施例和第二实施例的输出电路相同的效果。此外，解决了第二实施例中2CLK-FF的设置时间/保持时间的裕度小的问题，并容易地获得了裕度。
[0132]以上对第一实施例到第三实施例进行了描述。在下文中示出第一实施例到第三实施例的输出电路的效果。
[0133