其它实施例，双端子存储器件可以包括电阻式存储器、铁磁存储器、相变存储器、磁阻存储器、有机存储器、导电桥接存储器或类似物或合适的组合。
[0029]现在参考附图，图1描绘出根据各种公开的实施例之示例之NAND电路100的示意图。在一个示例中，NAND电路100可生成在半导体衬底上而作为集成芯片的一部分。在另一个示例中，NAND电路100可建构为三维结构，例如，其中存储器元件(例如存储器单元、晶体管元件、双端子器件元件等)是垂直地构成在衬底上方。此外，NAND电路100可以被包括，而作为用于大量的NAND(其设置在区块、子区块、页、或其类似者，或其合适的组合)的阵列的图案或导引。此外，NAND电路100是可折迭成NAND电路的二维阵列，或为堆叠为三维的多个二维阵列。因此，应理解的是，NAND电路100和本文中所揭示的NAND阵列的其他实施例不应该被理解为仅限于所描述的(多个)实施例，除非在文中明确指出。
[0030]NAND电路100可以包括存储器单元102的数组，其中该阵列的各个存储器单元103被电气布置而与其他这样的存储器单元103串联。各个存储器单元103可以由包括有电气设置而与双端存储器器件106并联的晶体管104的1T-1D布局而组成。晶体管104可以是各种合适的工艺的三端半导体晶体管。示例可包括场效应晶体管(FET)或场效应晶体管的各种衍生物，例如纳米碳管FET、金属氧化物半导体场效应晶体管(M0SFET)、接面场效应晶体管(JFET)、有机场效应晶体管(0FET)、双闸极场效应管、鳍式场效应管等、绝缘栅双极晶体管、薄膜晶体管、和其他。在一些态样中，双端存储器器件106可包括非易失性存储器器件。至少一个态样中，示例可包括电阻式切换器件。在其它方面中，双端子存储器器件106可以包括可变电阻式存储器，铁磁式存储器，相变化存储器，磁阻式存储器，有机存储器，导电桥接存储器(conductive briding memory)，或其合适的组合。各个存储器单元103具有第一共享节点，其使相关联的晶体管104的第一晶体管端(如源极、漏极)与对应的相关联的双端子存储器器件106的的第一端相连。第二共享节点使该相关联的晶体管104的第二晶体管端(如源极、漏极)与对应的该相关联的双端子存储器器件106端相连。
[0031]如所描述的，存储器单元102的数组的各个存储器单元103是可用串连方式连接，其中一存储器单元103的第二共享节点是连结至后续的存储器单元103的第一共享节点。该数组的第一存储器单元103A是于第一共享节点而链接至第一选择晶体管108(selecti108)且该数组的最后的存储器单元103B是于第二共享节点而链接至第二选择晶体管112 (select2 108)。select^ 108可以经由选择线而被激活或去激活，且在被激活时，施加至位线110的信号将被连接至第一存储器单元103A的第一共享节点。因此，施加于位线110的该信号(例如电压、电流)可经由select 108的激活，而被施加至该存储器单元102，且该信号可经由select 108的去激活而自该存储器单元102的数组分离。select2 112可以经由源线而被激活或去激活。select 112的第二节点可以连接至接地、至第二信号(例如，反向偏压、擦除偏压、或其类似物等)或至读取电路，以利于用于存储器单元102的数组的各种存储器操作(例如，见图3用于通过存储器的数组的信号路径和此存储器的操作的示例)。
[0032]图2示出根据本公开的其他的实施例的示例存储器架构200的示意图。存储器架构200可包括多个NAND存储器阵列，其包括NAND阵列0 202A，NAND阵列1202B，通过NAND阵列N-1 202C和NAND阵列N 202D (统称为存储器阵列202A-202D)，其中N是一个合适而大于1的整数。NAND阵列202A-202D分别包括存储器单元的数组，该存储器单元是设置而使自第一共享节点(连接第一晶体管端和存储器单元的第一双端子存储器器件端)至第二共享节点(连接第二晶体管端和存储器单元的第二双端子存储器器件端)为电串连，如于上文之图1所述。此外，该存储器单元可以各自包括电气设置而与双端子存储器器件并联的晶体管元件。
[0033]存储器架构200的存储器单元的晶体管元件可经由形成或链接至自该晶体管元件(例如场效应晶体管，或其他合适的闸极操作晶体管)的闸极的字线集合而控制(例如，激活或去激活)。存储器架构200可包含用于存储器单元各行的字线(例如页)，以用于控制各存储器单元之行之晶体管元件之激活或去激活。所描绘之字线包括WLO 206A、WL1206B、WL2 206C、WL3 206D、...、WLX-3 206E、WLX_2 206F、WLX-1 206G、WLX 206H(这里统称为字线206A-206H)，其中X是大于1的合适的整数。另外，各个NAND阵列202A-202D是可透过由选择线210所控制的选择晶体管208(SelectmaB体管208)的第一集合，而连接到或分离自存储器架构200的各个位线。NAND阵列0 202A可以经由select^l体管208分别地激活或去激活，而与BLO 204A连接或切断。同样的NAND阵列1可以透过NAND阵列N-1202C(其可与BLN-1 204C连接或切断)和NAND阵列N 202D(其可与BL N 204D连接或切断)和BL1 204B连结或切断等等(该等位线以下统称为位线204A-204D)。
[0034]在本文公开的一个或更多个实施例中，存储器架构200的存储器单元可以被配置而具有当激活时具有低于存储器单元之对应之双端子存储器器件之电阻之晶体管元件。因此，当晶体管元件被激活时，施加到存储器单元的信号主要透过被激活的晶体管元件来传播。此外，当被去激活时，该晶体管元件可具有比存储器单元的相对应的双端存储器器件较高的电阻。施加到存储器单元中的信号，接着主要透过存储器单元的双端存储器器件传播，而利于对存储器单元的存储器操作。示例的存储器操作将在下方进行更详细的描述。
[0035]施加于选择线210的信号可利于控制^丨扣^晶体管的激活和去激活。当去激活时，NAND阵列202A-202D是与其各自的位线204A-204D电隔离。当被激活时，施加于位线204A-204D的中之一的信号是被施加在相关联的NAND数组202A-202D中之一。同样地，第二选择线214和选择晶体管212的第二集合(select^l体管212)可以连接或分离NAND阵列202A-202D至位于各NAND阵列202A-202D之相对端的源线216。源线216可以接地(例如，在用于单极双端子存储器器件的读取操作或擦除操作期间)、设定在正向电位(例如，在编程操作期间)、设置在反向电位(例如，用于擦除双极双端子存储器器件)、连接到位线204A-204D中之一、或类似者，以进一步利于在一个或多个NAND阵列202A-202D的选择性存储器操作(例如，读取、写入、擦除等等)。
[0036]现在将对于图2的NAND阵列的编程操作的示例进行说明。本示例涉及对NAND阵列1 202B上的选择存储器单元218的选择，和选择存储器单元218的双端子存储器器件的编程。位线204B是设置在对于选择存储器单元为合适的编程电压(例如，约为3伏、约为5伏、约为1.5伏、或类似者)，而存储器架构200的其他的位线204A、204C、204D则设置为0伏。高于合适的编程电压的电压是施加在选择线210上，从而激活select^l体管，并将NAND数组202A-202D的各自的第一端连结至其各自的位线204A-204D。这将施加合适的编程电压到NAND阵列1 202B的第一端，并将0伏施加到各NAND阵列202A，202C，202D的第一端。此外，0伏系施加在字线WL1 206B，从而去激活选择存储器单元218的晶体管元件，而高于合适的编程电压的电压系施加在存储器架构200的其他字在线，其包括字线206A、206C、206D、206E、206F、206G、206H，从而于后者的字在线激活没被选择的存储器单元(与字线 206A、206C、206D、206E、206F、206G、206H 相关联的 NAND 数组 1 202B 的存储器单元)的晶体管元件。如前所述，基于晶体管元件和存储器单元的双端子存储器器件元件的被选的相对电阻，经由激活没被选择的存储器单元的晶体管元件，经由合适的编程电压所造成的编程信号主要绕开该没被选择的存储器单元的该双端子存储器单元，可使该双端子存储器单元不会被该编程信号影响。相反地，经由去激活该被选的存储器单元218的晶体管元件，该编程信号的编程电压主要呈现在被选的存储器单元218的双端子存储器器件。因此，该被选的存储器单元218可经由此编程电压(见如图3、下文、信号编程路径中的示例)而被编程。
[0037]用于在NAND数组1202B的被选的存储器单元218示例之擦除操作现在将进行描述。在本公开之一些实施例中，链接至NAND数组1 202B的位线204B是设置为0伏，且链接至NAND数组202A、202C、202D之位线204A、204C、204D是设置为0伏。此外，大于合适之编程电压的电压是施加在选择线210上，从而激活selectml体管208，以及施加0伏于位线204A-204D至NAND数组202A-202D的第一端。再者，字线WL1 206B是设置为0伏而去激活在字线WL1 206B上的存储器单元的晶体管元件(包括如被选的存储器单元218的晶体管元件)，而字线206A、206C、206D则设置为0伏，而适于激活在这些字线206A、206C、206D上的存储器单元的各个晶体管元件。另外，合适的擦除电压可被施加至源线216，且合适的电压是施加在第二选择线以用于激活select^l体管212，以及施加该合适的擦除电压至NAND数组202A-202D的该第二端上。在该实施例中，由于施加0伏至位线204B上，该施加于源线216上的合适的擦除电压可为正电压，导致具有该正电压之规模之负极性将在选择的存储器单元218上被观察到。这些实施例可为合适的，举例而言，其中选择的存储器单元218包括双极双端子存储器器件(例如，见下方图5)。在本公开之其他实施例中，位线204B可设定为与该合适之编程电压不同之合适的正擦除电压，而源线216可设置为0伏。这些其他的实施例可为合适的，举例而言，其中选择的存储器单元218包括单极双端子存储器器件(例如，见下方图6)。
[0038]现将对在NAND数组1 202B上用于选择的存储器单元218的示例读取操作进行描述。在至少一个实施例中，该读取操作可包括预充电阶段和读取阶段，其中预充电电压(如约0.5伏)是施加在位线204B以用于预充电，而接着感测电路是施加在位线204上以用于读取阶段，以感测该0.5伏有无衰减或保持恒定。根据在位在线的衰减或恒定量测，可以测定选择的存储器单元218的状态。此外，0伏可施加在位线204A、204C、204D上，且该施加在选择线210的合适的编程电压从而激活select晶体管208并电连接NAND