一种具有静电释放保护结构的半导体器件的制作方法

本发明涉及半导体制造技术，特别是涉及一种具有静电释放保护结构的半导体器件。

背景技术：

目前主流的带ESD(Electro-Static discharge,静电释放)保护的双扩散金属氧化物半导体场效应管(DMOSFET)器件上的ESD保护结构是通过在多晶硅上制作二极管来实现，其结构如图1所示，在器件的源极和栅极之间并联有二极管。为了将此二极管与其他元胞电路进行电绝缘处理，要求在制造时于晶圆上的二极管下方制作一定厚度的绝缘层，从而导致该区域比其他管芯区域要高。随着半导体工艺进入到更细线宽世代，其介质工艺也进入到相对先进的化学机械抛光(CMP)工艺。带来的问题是由于部分区域台阶高，且为保证后继工艺的工艺余量，CMP工艺将不得不设定较厚的介质厚度，从而牺牲了管芯的一部分性能，同时也造成工艺本身的不稳定。

参见图2，该工艺采用的ESD poly为平面化的结构，作为二极管的多晶硅130下方形成有场氧化层120作为绝缘层，介质层140通过CMP工艺进行平坦化处理。由于在场氧化层120边缘处有高台阶，介质层140的厚度H₁需要设定一个较大的值。在一个具体示例中，CMP完成后多晶硅130上方的介质厚度需要保证6000埃，以此推算其介质层140的总厚度将达到15000埃，比正常工艺厚，故介质初始淀积成本高，同时接触孔150由于孔深增加，腐蚀的深宽比变大，会造成孔光刻及腐蚀工艺的窗口不足。此外，由于多晶硅130位于场氧化层120上方，多晶硅130上方的介质层140在进行CMP后的厚度相对其他区域更薄，加之为了保证金属层160的刻蚀无残留，需要在多晶硅130上方进行过刻蚀。因此，如果无法保证多晶硅130上方的介质层140有足够的厚度，在刻蚀金属层160的时候易发生过刻异常导致多晶硅130被刻蚀或表面损伤，影响产品性能及可靠性。

技术实现要素：

基于此，有必要针对传统工艺需要淀积较厚的介质层进行CMP的问题，提供一种具有静电释放保护结构的半导体器件。

一种具有静电释放保护结构的半导体器件，所述静电释放保护结构为连接于所述半导体器件的栅极和源极之间的二极管，所述二极管包括二极管主体和连接于所述二极管主体两端、分别用于电性连接所述栅极和源极的两个连接部，两个所述连接部的下方各设有一沟槽，两个沟槽的内表面及两个沟槽之间的衬底表面设有绝缘层，所述二极管主体设于衬底表面的绝缘层上，两个连接部分别从所述二极管主体的一端向下伸入各自的沟槽内；所述二极管上设有介质层，所述介质层上设有金属导线层，所述金属导线层包括电性连接所述栅极的第一金属引出和电性连接所述源极的第二金属引出，所述第一金属引出和第二金属引出各通过一贯穿所述介质层的接触孔连接至一连接部。

在其中一个实施例中，所述绝缘层为所述栅氧化层的一部分。

在其中一个实施例中，所述介质层为经过化学机械抛光处理的介质层。

在其中一个实施例中，两个所述接触孔内填充有钨作为导电物质。

在其中一个实施例中，所述半导体器件为双扩散金属氧化物半导体场效应管。

在其中一个实施例中，所述二极管的材质为多晶硅，所述二极管主体内掺杂有N型和P型杂质。

在其中一个实施例中，所述二极管主体上的介质层表面向下凹陷。

在其中一个实施例中，所述介质层为层间介质层。

上述具有静电释放保护结构的半导体器件，在连接部下方设置沟槽，连接部向下延伸进入沟槽从而获得较大的厚度，提供了沟槽的纵深接触，可直接作为接触孔的刻蚀终止层，故无需采用较厚的场氧化层作为绝缘层，不会造成高台阶，介质层也可以采用正常厚度，避免造成介质层淀积厚度的浪费。同时保证了与一般CMP工艺的兼容，便于在线工艺控制。

附图说明

图1为具有静电释放保护结构的半导体器件的电路原理图；

图2为一种传统的ESD保护结构的剖面示意图；

图3为一实施例中具有静电释放保护结构的半导体器件的剖面示意图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

本发明提供一种具有静电释放保护结构的半导体器件，参见图1，器件的栅极和源极之间并联有作为ESD保护结构的二极管。图3是一实施例中具有静电释放保护结构的半导体器件的剖面示意图，作为ESD保护结构的二极管230包括二极管主体232，还包括连接于二极管主体232两端、分别用于电性连接栅极(图3中未示)和源极(图3中未示)的两个连接部234。在本实施例中，二极管230的材质为多晶硅，二极管主体232内掺杂有N型和P型杂质，以形成PN结，在其他实施例中，二极管230也可以采用本领域习知的适合制作二极管的其他材质。两个连接部234的下方各设有一沟槽(Trench)，两个沟槽的内表面设有绝缘层210，衬底210位于两个沟槽之间的表面也设有绝缘层212，二极管主体232设于衬底210表面的绝缘层212上，两个连接部234分别从二极管主体232的一端向下伸入各自的沟槽内。二极管230上设有介质层240，介质层240上设有金属导线层260。金属导线层260包括电性连接栅极的第一金属引出262和电性连接源极的第二金属引出264，第一金属引出262和第二金属引出264各通过一贯穿介质层240的接触孔250(接触孔250内填充由导电物质，通常为 金属)连接至一连接部234。连接部234本身因向下延伸进入沟槽从而具有较大的厚度，可以作为其上方的接触孔250的腐蚀终止层，避免接触孔250因工艺波动刻穿绝缘层212。

上述具有静电释放保护结构的半导体器件，在连接二极管230的接触孔250下方设置沟槽，连接部234向下延伸进入沟槽从而获得较大的厚度，提供了沟槽的纵深接触，可直接作为接触孔250的刻蚀终止层，故无需像图2所示那样采用较厚的场氧化层120作为绝缘层，不会造成高台阶，介质层240可以采用正常厚度，避免造成介质层240淀积厚度的浪费。同时保证了与一般CMP工艺的兼容，便于在线工艺控制。由于介质层240的厚度降低，贯穿介质层240连接至衬底210的接触孔深度也就相应降低，在降低成本的同时提高了生产率。

介质层240可以是层间介质(ILD)层，为由TEOS源淀积形成的二氧化硅层、磷硅玻璃(PSG)/硼磷硅玻璃(BPSG)层、氮氧化硅层、氮化硅层等中的几种叠加在一起形成的多层结构。

在其中一个实施例中，介质层240要经过化学机械抛光(CMP)处理，即先淀积一个较厚的厚度，然后通过CMP的平坦化处理抛光掉一部分，使得器件表面平坦化。

上述具有静电释放保护结构的半导体器件，通过优化结构降低了介质层240的厚度，保证了在使用CMP工艺时能够与一般的CMP工艺兼容，便于在线工艺控制。相比图2所示结构可以显著降低生产工艺成本，降低单项工艺难度，从而提高生产率和良率，因此更适用于采用CMP工艺技术的生产工艺，而CMP技术相比老式平坦化工艺更加适合加工小线宽产品，有助于提升器件集成度和改善工艺良率。

在图3所示实施例中，绝缘层212为栅氧化层的一部分，即利用半导体器件长栅氧化层时在相应位置形成的二氧化硅作为绝缘层212。利用栅氧化层作为绝缘层212，可以节约工序，节省成本、提高生产效率。栅氧化层比场氧化层的厚度小很多，

在图3所示实施例中，接触孔250内填充的导电物质为钨。在其他实施例中，也可以使用本领域习知的其他适合作为接触孔导电填充物的金属、合金等 材质。

在图3所示实施例中，半导体器件为双扩散金属氧化物半导体场效应管(DMOSFET)。

在图3所示实施例中，二极管主体232上的介质层240表面向下凹陷是为了保证该处金属无残留而对金属导线层260过刻蚀导致的。

在其中一个实施例中，二极管230为齐纳二极管。在其他实施例中，二极管230也可以采用其他类型的二极管。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。