半导体结构的制造方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，周边器件可分为周边NMOS器件和周边PMOS器件。

通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。

但是，现有技术形成的半导体器件的电学性能较差。

技术实现要素：

本发明解决的问题是提供一种半导体结构的制造方法，提高半导体器件 的电学性能。

为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括周边区和核心区，凸出于所述周边区衬底的鳍部为第一鳍部，凸出于所述核心区衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，在所述第二鳍部表面形成第二伪栅结构，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅结构，暴露出所述第一鳍部的部分表面并在所述介质层内形成第一开口；在所述第一开口底部的第一鳍部表面形成第一栅氧化层；在形成所述第一栅氧化层之后，去除所述第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。

可选的，所述第一栅氧化层的材料为氧化硅。

可选的，形成所述第一栅氧化层的工艺为原位蒸汽生成氧化工艺。

可选的，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O₂和H₂，O₂流量为1sccm至30sccm，H₂流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。

可选的，所述栅介质层的材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

可选的，所述核心区为N型区或P型区，所述周边区为N型区或P型区，所述核心区和周边区类型相同。

可选的，在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层后，在所述第一开口和第二口开中填充金属层之前， 还包括：在所述栅介质层表面形成功函数层；所述核心区和周边区为N型区，所述功函数层为N型功函数材料；所述核心区和周边区为P型区，所述功函数层为P型功函数材料。

可选的，所述核心区和周边区为N型区，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种；或者，所述核心区和周边区为P型区，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。

可选的，所述金属层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。

可选的，形成所述第一伪栅结构和第二伪栅结构的步骤包括：形成覆盖所述第一鳍部和第二鳍部表面的伪栅氧化膜；在所述伪栅氧化膜表面形成伪栅电极膜；在所述伪栅电极膜表面形成第一图形层，所述第一图形层的位置、形状和尺寸与后续形成的伪栅电极层的位置、形状和尺寸相同；以所述第一图形层为掩膜，依次刻蚀所述伪栅电极膜和伪栅氧化膜，在所述周边区的第一鳍部表面形成第一伪栅结构，在所述核心区的第二鳍部表面形成第二伪栅结构，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极层；去除所述第一图形层。

可选的，去除所述第一伪栅结构的步骤包括：形成覆盖所述核心区的第二图形层，所述第二图形层暴露出所述第一伪栅电极层表面；以所述第二图形层为掩膜，采用干法刻蚀工艺先刻蚀去除所述第一伪栅电极层，再刻蚀去除所述第一伪栅氧化层，直至暴露出所述第一鳍部的部分表面并在所述介质层内形成第一开口；去除所述第二图形层。

可选的，去除所述第二伪栅结构的步骤包括：形成覆盖所述周边区的第三图形层，所述第三图形层暴露出所述第二伪栅电极层表面；以所述第三图形层为掩膜，采用干法刻蚀工艺先刻蚀去除所述第二伪栅电极层，再刻蚀去除所述第二伪栅氧化层，直至暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；去除所述第三图形层。

可选的，形成所述第一栅极结构和第二栅极结构的步骤包括：在所述第一开口底部的第一栅氧化层表面、第一开口侧壁、第二开口底部以及第二开 口侧壁形成栅介质层，所述栅介质层还覆盖所述介质层表面；在所述栅介质层表面形成功函数层；在所述功函数层表面形成金属层，所述金属层填充满所述第一开口和第二开口且所述金属层顶部高于所述介质层顶部；研磨去除高于所述介质层顶部的金属层，在所述周边区的功函数层表面形成第一栅电极层，在所述核心区的功函数层表面形成第二栅电极层。

可选的，研磨去除高于所述介质层顶部的金属层的同时，研磨去除高于所述介质层顶部的栅介质层和功函数层，在所述周边区形成位于所述第一栅氧化层表面和第一开口侧壁的第一栅介质层，以及位于所述第一栅介质层表面的第一功函数层；在所述核心区形成位于所述第二开口底部和侧壁的第二栅介质层以及位于所述第二栅介质层表面的第二功函数层。

可选的，去除所述第二伪栅结构之后，在所述第一开口底部的第一栅氧化层表面、第一开口侧壁、第二开口底部以及第二开口侧壁形成栅介质层之前，形成所述第一栅极结构和第二栅极结构的步骤还包括：在所述第一开口底部的第一栅氧化层表面、第一开口侧壁、第二开口底部以及第二开口侧壁形成界面层，所述界面层还覆盖所述介质层表面；研磨去除高于所述介质层顶部的金属层的同时，还研磨去除高于所述介质层顶部的界面层，在所述周边区形成位于所述第一栅氧化层表面和第一开口侧壁的第一界面层，在所述核心区形成位于所述第二开口底部和侧壁的第二界面层。

可选的，所述第一伪栅电极层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述第二伪栅电极层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。

可选的，在所述第一鳍部表面形成第一伪栅结构、在所述第二鳍部表面形成第二伪栅结构之后，在所述半导体基底表面形成介质层之前，所述制造方法还包括：在所述第一伪栅结构侧壁形成周边区第一侧壁层，在所述第二伪栅结构侧壁形成核心区第一侧壁层；在所述第一伪栅结构两侧的第一鳍部内形成周边区应力层，在所述第二伪栅结构两侧的第二鳍部内形成核心区应力层；在所述周边区第一侧壁层表面形成周边区第二侧壁层，在所述核心区第一侧壁层表面形成核心区第二侧壁层；在所述第一伪栅结构两侧的第一鳍 部内和周边区应力层内形成周边区源、漏区，在所述第二伪栅结构两侧的第二鳍部内和核心区应力层内形成核心区源、漏区。

可选的，所述周边区应力层的材料为硅，所述核心区应力层的材料为硅。

可选的，形成所述周边区应力层的方法为化学气相沉积外延生长法，形成所述核心区应力层的方法为化学气相沉积外延生长法。

可选的，所述化学气相沉积外延生长法的工艺参数包括：外延形成所述周边区应力层和核心区应力层的化学气相沉积外延生长法的工艺参数包括：工艺温度为500℃至950℃，工艺时间为1000s至11000s，反应室气压为5Torr至1000Torr，预处理气体为氢，反应气体为氯化氢、二氯二氢硅和硅烷中的一种气体或多种构成的混合气体。

与现有技术相比，本发明的技术方案具有以下优点：本发明通过在周边区形成第一伪栅结构，在核心区形成第二伪栅结构，为后续形成的第一栅极结构和第二栅极结构占据空间位置，然后去除所述第一伪栅结构后，在所述第一鳍部表面形成第一栅氧化层，由于所述第一栅氧化层未经过刻蚀工艺，避免了刻蚀工艺对所述第一栅氧化层造成损伤，因此所述第一栅氧化层具有良好的膜层质量，所述第一栅氧化层作为后续周边区器件的栅介质层的一部分，从而提高了周边区第一栅极结构的质量，进而使形成的半导体器件的电学性能得到提高。

进一步，在去除所述第一伪栅结构时，保留所述第二伪栅结构；在所述周边区第一鳍部表面形成第一栅极结构、在所述核心区第二鳍部表面形成第二栅极结构之前去除所述第二伪栅结构，所述第二伪栅结构可以起到保护核心区第二鳍部表面以及第二开口侧壁的作用，避免在形成所述第二栅极结构之前，所述第二鳍部以及第二开口侧壁暴露在工艺环境中，从而使后续形成的第二栅极结构具有良好的质量，进而使形成的核心区器件的电学性能得到提高。

附图说明

图1至图5是现有技术半导体结构的制造方法各步骤对应的结构示意图；

图6至图18是本发明半导体结构的制造方法一实施例中各步骤对应结构 示意图。

具体实施方式

现有技术的半导体器件的电性能较差，结合现有技术半导体结构制造方法分析其原因。参考图1至图5，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：

如图1所示，形成半导体基底，所述半导体基底包括衬底100、凸出于所述衬底100的鳍部；所述衬底100包括周边区Ⅰ和核心区Ⅱ，凸出于所述周边区Ⅰ衬底100的鳍部为第一鳍部110，凸出于所述核心区Ⅱ衬底100的鳍部为第二鳍部120。

具体地，所述半导体基底还包括位于所述周边区Ⅰ的第一伪栅结构(未图示)、位于所述核心区Ⅱ第二伪栅结构(未图示)、位于所述第一伪栅结构两侧的周边区源、漏区113以及位于所述第二伪栅结构两侧的核心区源、漏区123。其中，所述第一伪栅结构包括位于所述第一鳍部110表面的第一伪栅氧化层111以及位于所述第一伪栅氧化层111表面的第一伪栅电极层112，所述第二伪栅结构包括位于所述第二鳍部120表面的第二伪栅氧化层121以及位于所述第二伪栅氧化层121表面的第二伪栅电极层122。所述半导体基底还包括覆盖所述第一栅极结构和第二栅极结构的介质层130。

参考图2，刻蚀去除所述第一伪栅电极层112(如图1所示)，暴露出部分所述第一伪栅氧化层111表面并在所述介质层130内形成第一开口200；去除所述第二伪栅电极层122(如图1所示)，暴露出部分所述第二伪栅氧化层121表面并在所述介质层130内形成第二开口210。

参考图3，形成覆盖所述周边区Ⅰ的第一图形层300，所述第一图形层300覆盖所述周边区Ⅰ的介质层130并填充满所述第一开口200(如图2所示)，暴露出所述第二开口210底部的第二伪栅氧化层121(如图2所示)；以所述第一图形层300为掩膜，刻蚀去除所述第二开口210底部的第二伪栅氧化层121；刻蚀去除所述第二伪栅氧化层121后，去除所述第一图形层300。

参考图4，在所述第一开口200(如图2所示)底部的第一伪栅氧化层111表面、第一开口200侧壁、第二开口210(如图2所示)底部以及第二开口 210侧壁形成界面层140，所述界面层140还覆盖所述介质层130表面；在所述界面层140表面形成栅介质层150；在所述栅介质层150表面形成功函数层160。

参考图5，在所述功函数层160表面形成金属层(未图示)，所述金属层填充满所述第一开口200(如图2所示)和第二开口210(如图2所示)且所述金属层顶部高于所述介质层130顶部；研磨去除高于所述介质层130顶部的金属层，在所述周边区Ⅰ的功函数层160表面形成第一栅电极层114，在所述核心区Ⅱ的功函数层160表面形成第二栅电极层124。

具体地，研磨去除高于所述介质层130顶部的金属层的同时，研磨去除高于所述介质层130顶部的功函数层160、栅介质层150和界面层140，在所述周边区Ⅰ形成位于所述第一伪栅氧化层111表面和第一开口200侧壁的第一界面层115、位于所述第一界面层115表面的第一栅介质层116，以及位于所述第一栅介质层116表面的第一功函数层117，在所述核心区Ⅱ形成位于所述第二开口210侧壁和底部的第二界面层125、位于所述第二界面层125表面的第二栅介质层126，以及位于所述第二栅介质层126表面的第二功函数层127。所述第一伪栅氧化层111、第一界面层115、第一栅介质层116、第一功函数层117以及第一栅电极层114构成所述周边区Ⅰ的第一栅极结构；所述第二界面层125、第二栅介质层126、第二功函数层127以及第二栅电极层124构成所述核心区Ⅱ的第二栅极结构。

现有技术将所述第一伪栅氧化层111作为所述周边区Ⅰ的第一栅极结构的一部分，然而形成所述第一伪栅结构(未图示)的刻蚀工艺容易对所述第一伪栅氧化层111造成损伤，从而影响所述周边区Ⅰ第一栅极结构的形成质量，且损伤区域接近周边器件的沟道边缘区，进而降低半导体器件的电学性能。

为了解决所述技术问题，本发明提供一种半导体器件的制造方法，包括：形成半导体基底，所述半导体基底包括衬底、凸出于所述衬底的鳍部，所述衬底包括周边区和核心区，凸出于所述周边区衬底的鳍部为第一鳍部，凸出于所述核心区衬底的鳍部为第二鳍部；在所述第一鳍部表面形成第一伪栅结构，所述第一伪栅结构包括第一伪栅氧化层和第一伪栅电极层，在所述第二 鳍部表面形成第二伪栅结构，所述第二伪栅结构包括第二伪栅氧化层和第二伪栅电极；在所述半导体基底表面形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅结构，暴露出所述第一鳍部的部分表面并在所述介质层内形成第一开口；在所述第一开口底部的第一鳍部表面形成第一栅氧化层；在形成所述第一栅氧化层之后，去除所述第二伪栅结构，暴露出所述第二鳍部的部分表面并在所述介质层内形成第二开口；在所述第一栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层，位于所述第一开口中的第一栅氧化层、栅介质层和金属层构成第一栅极结构，位于所述第二开口中的栅介质层和金属层构成第二栅极结构。

本发明通过在周边区形成第一伪栅结构，在核心区形成第二伪栅结构，为后续形成的第一栅极结构和第二栅极结构占据空间位置，然后去除所述第一伪栅结构后，在所述第一鳍部表面形成第一栅氧化层，由于所述第一栅氧化层未经过刻蚀工艺，避免了所述刻蚀工艺对所述第一栅氧化层造成损伤，因此所述第一栅氧化层具有良好的膜层质量，所述第一栅氧化层作为后续周边区器件的栅介质层的一部分，从而提高了周边区第一栅极结构的质量，进而使形成的半导体器件的电学性能得到提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图18是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

结合参考图6和图7，图7是图6沿AA1方向的剖面结构示意图，形成半导体基底，所述半导体基底包括衬底400、凸出于所述衬底400的鳍部，所述衬底400包括周边区Ⅰ(如图7所示)和核心区Ⅱ(如图7所示)，凸出于所述周边区Ⅰ衬底400的鳍部为第一鳍部410，凸出于所述核心区Ⅱ衬底400的鳍部为第二鳍部420。

所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所 述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。

需要说明的是，所述周边区Ⅰ可以为N型区或P型区，所述核心区Ⅱ可以为N型区或P型区，所述周边区Ⅰ和核心区Ⅱ类型相同。

具体地，形成所述半导体基底的步骤包括：提供初始基底，在所述初始基底表面形成图形层(未图示)；在所述图形层和半导体基底表面形成硬掩膜层500；刻蚀所述图形层顶部和初始基底表面的硬掩膜层500，留下所述图形层侧壁的图形化的硬掩膜层500；去除所述图形层，暴露出部分初始基底表面，剩余的图形化的硬掩膜层500的形貌、尺寸及位置与所述鳍部的形貌、尺寸及位置相同；以剩余的图形化的硬掩膜层500为掩膜，沿暴露的初始基底图形刻蚀所述初始基底，形成若干分立的凸起，所述凸起为鳍部，刻蚀后的初始基底作为衬底400，所述衬底400包括周边区Ⅰ和核心区Ⅱ，位于所述周边区Ⅰ的鳍部为第一鳍部410，位于所述核心区Ⅱ的鳍部为第二鳍部420。

本实施例中，所述第一鳍部410的顶部尺寸小于底部尺寸，所述第二鳍部420的顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部的侧壁还能够与衬底表面相垂直，即第一鳍部的顶部尺寸等于底部尺寸，所述第二鳍部的侧壁还能够与衬底表面相垂直，即第二鳍部的顶部尺寸等于底部尺寸。

需要说明的是，在形成所述第一鳍部410和第二鳍部420之后，保留位于所述第一鳍部410顶部和第二鳍部420顶部的硬掩膜层500。所述硬掩膜层500的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层500表面能够作为平坦化工艺的停止位置，且所述硬掩膜层500还能够起到保护所述第一鳍部410顶部、第二鳍部420顶部的作用。

在另一实施例中，形成所述基底的步骤还能够包括：提供初始基底；在所述初始基底表面形成图形化的硬掩膜层，所述图形化的硬掩膜层的位置、形状和尺寸与后续形成的鳍部的位置、形状和尺寸相同；以所述图形化的硬掩膜层为掩膜，刻蚀所述初始基底形成若干分立的凸起，所述凸起为鳍部， 刻蚀后的初始基底作为衬底，所述衬底包括周边区和核心区，位于所述周边区的鳍部为第一鳍部，位于所述核心区的鳍部为第二鳍部。

参考图8，在所述第一鳍部410和第二鳍部420表面形成线性氧化层401。

所述线性氧化层401用于修复所述第一鳍部410和第二鳍部420。

由于所述第一鳍部410、第二鳍部420为通过对所述初始基底刻蚀后形成，所述第一鳍部410和第二鳍部420通常具有凸出的棱角且表面具有缺陷，在后续形成鳍式场效应管后会影响器件性能。

因此，本实施例对第一鳍部410和第二鳍部420进行氧化处理以在所述第一鳍部410和第二鳍部420表面形成所述线性氧化层401。在氧化处理过程中，由于第一鳍部410和第二鳍部420凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层401之后，不仅第一鳍部410和第二鳍部420表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部410和第二鳍部420的表面光滑，晶格质量得到改善，避免第一鳍部410和第二鳍部420顶角尖端放电问题，有利于改善鳍式场效应管的性能。

所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。所述氧化处理还会对所述衬底400表面进行氧化，因此，所述线性氧化层401还位于所述衬底400表面。本实施例中，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺对所述第一鳍部410和第二鳍部420进行氧化处理，形成所述线性氧化层401，且由于第一鳍部410和第二鳍部420的材料为硅，相应的，所述线性氧化层401的材料为氧化硅。

参考图9，在所述衬底400表面形成隔离层402。

所述隔离层402作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层402的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层402的材料为氧化硅。

需要说明的是，本实施例中，所述隔离层402是浅沟槽隔离层，但不限于浅沟槽隔离层。

具体地，形成所述隔离层402的步骤包括：在所述线性氧化层401表面 形成隔离膜，所述隔离膜还覆盖所述硬掩膜层500表面，所述隔离膜的顶部高于所述硬掩膜层500顶部；平坦化所述隔离膜直至露出所述掩膜层500表面；回刻蚀去除部分厚度的所述隔离膜以形成所述隔离层402，且去除高于所述隔离层402顶部的线性氧化层401；去除所述硬掩膜层500(如图8所示)。

所述隔离膜的材料与第一鳍部410、第二鳍部420以及衬底400的材料不同，且所述隔离膜的材料为易于被去除的材料，使得后续回刻蚀去除部分厚度的所述隔离膜的工艺不会对所述第一鳍部410和第二鳍部420造成损伤。所述隔离膜的材料可以为非晶碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅，形成所述隔离膜的工艺可以为化学气相沉积、物理气相沉积或原子层沉积工艺。本实施例中，所述隔离膜的材料为氧化硅，形成所述牺牲膜的工艺为化学气相沉积工艺。

本实施例中，采用化学机械研磨工艺平坦化所述平坦化所述隔离膜直至露出所述掩膜层500表面；采用干法刻蚀工艺、湿法刻蚀工艺，或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺，回刻蚀去除部分厚度的所述隔离膜以形成所述隔离层402。

需要说明的是，所述隔离层402的厚度与所述第一鳍部410或第二鳍部420的高度之比大于等于1/4小于等于1/2。本实施例中，所述隔离层402的厚度与所述第一鳍部410或第二鳍部420的高度之比为1/2。

参考图10，图10是沿BB1(如图6所示)方向的剖面结构示意图，在所述第一鳍部410表面形成第一伪栅结构(未图示)，在所述第二鳍部420表面形成第二伪栅结构(未图示)。

所述第一伪栅结构和第二伪栅结构为后续形成的第一栅极结构和第二栅极结构占据空间位置。

本实施例中，所述第一伪栅结构包括第一伪栅氧化层411和第一伪栅电极层412，所述第二伪栅结构包括第二伪栅氧化层421和第二伪栅电极层422。

所述第一伪栅氧化层411和第二伪栅氧化层421的材料为氧化硅，所述第一伪栅电极层412和第二伪栅电极层422的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所 述第一伪栅电极层412和第二伪栅电极层422的材料为多晶硅。

具体地，形成所述第一伪栅结构和第二伪栅结构的步骤包括：形成覆盖所述第一鳍部410和第二鳍部420表面的伪栅氧化膜，所述伪栅氧化膜还覆盖所述衬底400和隔离层402表面；在所述伪栅氧化膜表面形成伪栅电极膜；在所述伪栅电极膜表面形成第一图形层510，所述第一图形层510的位置、形状和尺寸与后续形成的伪栅电极层的位置、形状和尺寸相同；以所述第一图形层510为掩膜，依次刻蚀所述伪栅电极膜和伪栅氧化膜，在所述周边区Ⅰ的第一鳍部410表面形成第一伪栅结构，在所述核心区Ⅱ的第二鳍部420表面形成第二伪栅结构，所述第一伪栅结构包括第一伪栅氧化层411和第一伪栅电极层412，所述第二伪栅结构包括第二伪栅氧化层421和第二伪栅电极层422；形成所述第一伪栅结构和第二伪栅结构后，去除所述第一图形层510。

本实施例中，所述第一图形层510为硬掩膜层，所述第一图形层510的材料为氮化硅。

参考图11，在所述第一伪栅结构侧壁形成周边区第一侧壁层413，在所述第二伪栅结构侧壁形成核心区第一侧壁层423。

所述周边区第一侧壁层413的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述周边区第一侧壁层413可以为单层结构或叠层结构；所述核心区第一侧壁层423的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述核心区第一侧壁层423可以为单层结构或叠层结构。

本实施例中，所述周边区第一侧壁层413为单层结构，所述周边区第一侧壁层413的材料为氮化硅；所述核心区第一侧壁层423为单层结构，所述核心区第一侧壁层423的材料为氮化硅

具体地，形成所述周边区第一侧壁层413和所述核心区第一侧壁层423的步骤包括：在所述第一伪栅结构表面、第二伪栅结构表面形成第一侧壁膜，所述第一侧壁膜还覆盖所述衬底400表面和隔离层402表面；采用无掩膜刻蚀工艺刻蚀去除所述第一伪栅电极层412顶部以及所述第二伪栅电极层422顶部的第一侧壁膜，在所述第一伪栅结构侧壁形成周边区第一侧壁层413，在 所述第二伪栅结构侧壁形成核心区第一侧壁层423。

本实施例中，所述无掩膜刻蚀工艺为等离子体干法刻蚀工艺；刻蚀去除所述第一伪栅电极层412顶部以及第二伪栅电极层422顶部的第一侧壁膜，形成位于所述第一伪栅结构侧壁的周边区第一侧壁层413以及位于所述第二伪栅结构侧壁的核心区第一侧壁层423。在所述干法刻蚀工艺过程中，还刻蚀去除位于所述衬底400表面以及隔离层402表面的第一侧壁膜。

参考图12，在所述第一伪栅结构两侧的第一鳍部410内形成周边区应力层414，在所述第二伪栅结构两侧的第二鳍部420内形成核心区应力层424。

所述周边区应力层414和核心区应力层424用于减小器件的电阻以及接触电阻，同时还可以对周边区Ⅰ器件的沟道区和核心区Ⅱ器件的沟道区施加适当的应力，提高空穴和电子的迁移率，进而提高半导体器件的性能。

具体地，形成所述周边区应力层414和核心区应力层424的步骤包括：在所述半导体基底表面形成掩膜层(未图示)，所述掩膜层覆盖所述第一伪栅结构表面、第二伪栅结构表面、隔离层402表面以及衬底400表面，暴露出所述第一栅极结构两侧的部分第一鳍部410表面以及所述第二栅极结构两侧的部分第二鳍部420表面；以所述掩膜层为掩膜，采用第一刻蚀工艺刻蚀所述暴露出的部分第一鳍部410和部分第二鳍部420，在所述第一栅极结构两侧的部分第一鳍部410内以及第二栅极结构两侧的部分第二鳍部420内形成初始开口(未图示)；继续以所述掩膜层为掩膜，采用第二刻蚀工艺刻蚀所述初始开口，形成沟槽(未图示)，所述沟槽的深度大于所述初始开口的深度，所述沟槽的横截面面积大于所述初始开口的横截面面积；形成所述沟槽后，采用湿法去胶或灰化工艺去除所述图形层；在所述第一鳍部410内的沟槽中形成周边区应力层414，在所述第二鳍部420内的沟槽中形成核心区应力层424。

本实施例中，所述第一刻蚀工艺为等离子体干法刻蚀工艺。所述第一刻蚀工艺的工艺参数包括：刻蚀气体为CF₄、CH₃F、HBr、NF₃、Cl₂、O₂和N₂中的一种或多种气体，载气为Ar和He中的一种或多种气体，反应室气压为2mtorr至100mtorr，偏置电压为50V至250V，工艺温度为30℃至100℃，工艺时间为3s至20s。

本实施例中，所述第二刻蚀工艺为湿法刻蚀工艺。通过湿法刻蚀工艺的各向异性，对硅材料具有很高的刻蚀选择比，从而在所述第一栅极结构两侧的部分第一鳍部410内以及第二栅极结构两侧的部分第二鳍部420内形成所述沟槽。所述湿法刻蚀工艺所采用的刻蚀液体包括四甲基氢氧化氨溶液，工艺温度为20℃至120℃，工艺时间为20s至500s。

所述周边区应力层414和核心区应力层424的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述周边区应力层414和核心区应力层424的材料为硅。

本实施例中，形成所述周边区应力层414和核心区应力层424所采用的工艺为化学气相沉积外延生长工艺。所述周边区应力层414的材料晶格常数与所述第一鳍部410的材料晶格常数相同，所述核心区应力层424的材料晶格常数与所述第二鳍部420的材料晶格常数相同，因此，在所述化学气相沉积外延生长工艺过程中，沿着所述沟槽暴露出的第一鳍部410表面晶向逐层生长薄膜，沿着所述沟槽暴露出的第二鳍部420表面晶向逐层生长薄膜，直至在所述第一鳍部410内形成厚度符合预设目标值的周边区应力层414，在所述第二鳍部420内形成厚度符合预设目标值的核心区应力层424，其中，所述周边区应力层414的顶部高于所述第一伪栅氧化层411的顶部，所述核心区应力层424的顶部高于所述第二伪栅氧化层421的顶部。

所述化学气相沉积外延生长工艺的工艺参数包括：工艺温度为500℃至950℃，工艺时间为1000s至11000s，反应室气压为5Torr至1000Torr，外延形成所述周边区应力层414和核心区应力层424的预处理气体为氢气，外延形成所述周边区应力层414和核心区应力层424的反应气体为氯化氢、二氯二氢硅、硅烷中的一种气体或多种构成的混合气体。

参考图13，在所述周边区第一侧壁层413表面形成周边区第二侧壁层415，在所述核心区第一侧壁层423表面形成核心区第二侧壁层425。

所述周边区第二侧壁层415的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述周边区第二侧壁层415可以为单层结构或叠层结构；所述核心区第二侧壁层425的材料可以 为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述核心区第二侧壁层425可以为单层结构或叠层结构。

本实施例中，所述周边区第二侧壁层415为单层结构，所述周边区第二侧壁层415的材料为氮化硅；所述核心区第二侧壁层425为单层结构，所述核心区第二侧壁层425的材料为氮化硅。

具体地，形成所述周边区第二侧壁层415和所述核心区第二侧壁层425的步骤包括：在所述周边区第一侧壁层413表面、核心区第一侧壁层423表面形成第二侧壁膜，所述第二侧壁膜还覆盖所述第一伪栅电极层412顶部、第二伪栅电极层422顶部和隔离层402表面；采用无掩膜刻蚀工艺刻蚀去除所述第一伪栅电极层412顶部以及第二伪栅电极层422顶部的第二侧壁膜，在所述周边区第一侧壁层413表面形成周边区第二侧壁层415，在所述核心区第一侧壁层423表面形成核心区第二侧壁层425。

本实施例中，采用干法刻蚀工艺，刻蚀去除所述第一伪栅电极层412顶部以及第二伪栅电极层422顶部的第二侧壁膜，形成位于所述周边区第一侧壁层413表面的周边区第二侧壁层415以及位于所述核心区第一侧壁层423表面的核心区第二侧壁层425。在所述干法刻蚀工艺过程中，还刻蚀去除所述隔离层402表面的第二侧壁膜。

需要说明的是，在形成所述周边区第二侧壁层415和核心区第二侧壁层425后，在所述第一伪栅结构两侧的第一鳍部410内和周边区外延层414内形成周边区源漏区(未图示)，在所述第二伪栅结构两侧的第二鳍部420内和核心区外延层424内形成核心区源漏区(未图示)。

参考图14，在所述半导体基底表面形成介质层460，所述介质层460与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层412和第二伪栅电极层422。

本实施例中，所述介质层460位于所述隔离层402表面以及部分第一鳍部410表面和部分第二鳍部420表面，所述介质层470还覆盖所述周边区源、漏区(未图示)和核心区源、漏区(未图示)表面，且所述介质层460顶部与所述第一伪栅电极层412和第二伪栅电极层422顶部齐平。

本实施例中，所述介质层460为叠层结构，包括位于所述半导体基底表面第一介质层440，以及位于所述第一介质层440表面的第二介质层450。

所述第一介质层440为作为后续形成的鳍式场效应管的隔离结构，所述第一介质层440的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第一介质层440的材料为氧化硅。

所述第二介质层450的致密度大于所述第一介质层440的致密度，所述第二介质层450的电绝缘性能优于所述第一介质层440的电绝缘性能，从而使得后续形成的隔离结构具有良好的电绝缘性能。所述第二介质层450的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第二介质层450的材料为氧化硅。

需要说明的是，在形成所述介质层460之前，先在所述半导体基底表面形成刻蚀阻挡层430，所述刻蚀阻挡层430还覆盖所述第一伪栅结构表面和第二伪栅结构表面。

所述刻蚀阻挡层430用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且作为后续平坦化工艺的停止位置。本实施例中，所述刻蚀阻挡层430的材料为氮化硅。

具体地，形成所述介质层460的步骤包括：在所述半导体基底表面形成刻蚀阻挡层430后，在所述鳍部与鳍部之间的半导体基底上填充满第一介质膜，所述第一介质膜还覆盖所述第一伪栅结构和第二伪栅结构，且所述第一介质膜顶部高于所述第一伪栅电极层412顶部和第二伪栅电极层422顶部；平坦化所述第一介质膜直至露出所述刻蚀阻挡层430顶部表面；回刻蚀去除部分厚度的第一介质膜以形成第一介质层440；在所述第一介质层440表面形成第二介质膜，所述第二介质膜还覆盖所述第一伪栅结构和第二伪栅结构表面，且所述第二介质膜顶部高于所述第一伪栅电极层412顶部和第二伪栅电极层422顶部；平坦化所述第二介质膜直至露出所述第一伪栅电极层412顶部和第二伪栅电极层422顶部表面，以形成第二介质层450。

需要说明的是，在平坦化所述第二介质膜的同时，去除位于所述第一伪 栅电极层412顶部和第二伪栅电极层422顶部刻蚀阻挡层430，使形成的所述第二介质层450顶部与所述第一伪栅电极层412和第二伪栅电极层422顶部齐平。

本实施例中，由于所述第一介质膜所需填充的开口深宽比较大，具体的，所述第一介质膜填充的开口包括：鳍部与衬底400构成的开口，以及相邻鳍部构成的开口。为了提高所述第一介质膜的填孔(gap-filling)能力，使得后续形成的第一介质层440具有较好的粘附性，且避免后续形成的第一介质层440内形成空洞，采用流动性化学气相沉积(FCVD)工艺形成所述第一介质膜。此外，为了提高所述第二介质膜的致密度，本实施例中，采用高纵宽比(HARP)沉积工艺形成所述第二介质膜。

本实施例中，采用化学机械研磨工艺平坦化所述第一介质膜，去除高于所述刻蚀阻挡层430顶部表面的第一介质膜；采用化学机械研磨工艺平坦化所述第二介质膜，去除高于所述第一伪栅电极层412和第二伪栅电极层422顶部表面的第二介质膜；采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀相结合的工艺回刻蚀去除部分厚度的第一介质膜。

参考图15，去除所述第一伪栅结构，暴露出所述第一鳍部410的部分表面并在所述介质层460内形成第一开口600。

具体地，去除所述第一伪栅结构的步骤包括：形成覆盖所述核心区Ⅱ的第二图形层520，所述第二图形层520暴露出所述第一伪栅电极层412(如图14所示)表面；以所述第二图形层520为掩膜，采用干法刻蚀工艺先刻蚀去除所述第一伪栅电极层412(如图14所示)，再刻蚀去除所述第一伪栅氧化层411(如图14所示)，直至暴露出所述第一鳍部410的部分表面并在所述介质层460内形成第一开口600；去除所述第二图形层。

本实施例中，采用干法刻蚀工艺刻蚀去除所述第一伪栅结构，由于所述刻蚀工艺对所述第一伪栅结构具有较高刻蚀选择比，从而在刻蚀去除所述第一伪栅结构的同时，能够使所述介质层460不受损耗。

本实施例中，所述第二图形层520的材料为光刻胶。去除所述第一伪栅结构之后，采用湿法去胶或灰化工艺去除所述第二图形层520。

需要说明的是，由于前述形成所述第一伪栅极结构和第一伪栅极结构的刻蚀工艺容易对所述第一伪栅氧化层411造成损伤，而所述第一伪栅氧化层411作为后续形成的周边区Ⅰ第一栅极结构的一部分，容易对所述周边区Ⅰ第一栅极结构的形成质量造成不良影响，且所述第一伪栅氧化层411的损伤区域接近周边区Ⅰ器件的沟道边缘区，进而容易降低半导体器件的电学性能。为此，为了避免受损伤的第一伪栅氧化层411对半导体器件电学性能的影响，本实施例中，在形成周边区Ⅰ第一栅极结构之前，去除所述第一伪栅氧化层411。

参考图16，在所述第一开口600底部的第一鳍部410表面形成第一栅氧化层470。

本实施例中，所述第一栅氧化层470作为后续形成的周边区Ⅰ第一栅极结构的一部分，所述第一栅氧化层470的材料为氧化硅。

具体地，形成所述第一栅氧化层470的工艺为原位蒸汽生成氧化工艺。所述原位蒸汽生成氧化工艺的工艺参数包括：提供O₂和H₂，O₂流量为1sccm至30sccm，H₂流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。

需要说明的是，在所述第一开口600底部的第一鳍部410表面形成第一栅氧化层470的同时，在所述第二伪栅电极层422顶部表面形成所述第一栅氧化层470，所述第二伪栅电极层422顶部表面的第一栅氧化层470厚度小于所述第一鳍部410表面的第一栅氧化层470，在后续工艺中需去除位于所述第二伪栅电极层422顶部表面的第一栅氧化层470。

参考图17，在形成所述第一栅氧化层470之后，去除所述第二伪栅结构，暴露出所述第二鳍部420的部分表面并在所述介质层460内形成第二开口610。

需要说明的是，核心区Ⅱ器件的工作电压比周边区Ⅰ器件的工作电压小，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，后续形成的核心区Ⅱ的栅介质层的厚度小于周边区Ⅰ的栅介质层的厚度。为此，本实施例中，在形成核心区Ⅱ的栅介质层之前，去 除所述第二伪栅电极层422下方的第二伪栅氧化层421。

具体地，去除所述第二伪栅结构的步骤包括：形成覆盖所述周边区Ⅰ的第三图形层530，所述第三图形层530暴露出所述第二伪栅电极层422(如图16所示)表面；以所述第三图形层530为掩膜，采用干法刻蚀工艺先刻蚀去除所述第二伪栅电极层422，再刻蚀去除所述第二伪栅氧化层421，直至暴露出所述第二鳍部420的部分表面并在所述介质层460内形成第二开口610；去除所述第三图形层530。

需要说明的是，在所述第一开口600(如图16所示)底部的第一鳍部410表面形成第一栅氧化层470的同时，在所述第二伪栅电极层422顶部表面形成所述第一栅氧化层470，因此，刻蚀去除所述第二伪栅电极层422之前，先刻蚀去除位于所述第二伪栅电极层422顶部表面的第一栅氧化层470。

本实施例中，所述第三图形层530的材料为光刻胶且具有较好的填充能力。去除所述第一伪栅结构之后，采用湿法去胶或灰化工艺去除所述第二图形层520。

参考图18，在所述第一栅氧化层470表面、第一开口600(如图16所示)侧壁以及第二开口610(如图17所示)的底部和侧壁上形成栅介质层(未图示)；在所述第一开口600和第二开口610中填充金属层(未图示)，位于所述第一开口600中的第一栅氧化层470、栅介质层和金属层构成第一栅极结构(未图示)，位于所述第二开口610中的栅介质层和金属层构成第二栅极结构(未图示)。

本实施例中，在所述第一栅氧化层470表面、第一开口600侧壁以及第二开口610的底部和侧壁上形成栅介质层后，在所述第一开口600和第二开口610中填充金属层之前，还包括：在所述栅介质层表面形成功函数层(未图示)。

本实施例中，所述核心区Ⅱ和周边区Ⅰ为N型区时，所述功函数层为N型功函数材料；所述核心区Ⅱ和周边区Ⅰ为P型区时，所述功函数层为P型功函数材料。

具体地，所述核心区Ⅱ和周边区Ⅰ为N型区，所述功函数层为N型功函 数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。本实施例中，所述功函数层的材料为TiAl。

所述核心区Ⅱ和周边区Ⅰ为P型区，所述功函数层为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述功函数层的材料为TiN。

所述金属层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述金属层的材料为W。

本实施例中，所述栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

具体地，形成所述第一栅极结构和第二栅极结构的步骤包括：在所述第一开口600底部的第一栅氧化层表面、第一开口600侧壁、第二开口610底部以及第二开口610侧壁形成栅介质层，所述栅介质层还覆盖所述介质层460表面；在所述栅介质层表面形成功函数层；在所述功函数层表面形成金属层，所述金属层填充满所述第一开口600和第二开口610且所述金属层顶部高于所述介质层460顶部；研磨去除高于所述介质层460顶部的金属层，在所述周边区Ⅰ的功函数层表面形成第一栅电极层419，在所述核心区Ⅱ的功函数层表面形成第二栅电极层429。

需要说明的是，研磨去除高于所述介质层460顶部的金属层的同时，还研磨去除高于所述介质层460顶部的栅介质层和功函数层，在所述周边区Ⅰ形成位于所述第一栅氧化层470表面和第一开口600侧壁的第一栅介质层417，以及位于所述第一栅介质层417表面的第一功函数层418，在所述核心区Ⅱ形成位于所述第二开口610侧壁及底部的第二栅介质层427，以及位于所述第二栅介质,427表面的第二功函数层428。

本实施例中，所述第一栅极结构包括第一栅氧化层470、位于所述第一栅氧化层470表面以及第一开口600侧壁的第一栅介质层417、位于所述第一栅介质层417表面的第一功函数层418以及位于所述第一功函数层418表面的第一栅电极层419，所述第二栅极结构包括位于第二开口610侧壁及底部的第二栅介质层427、位于所述第二栅介质层427表面的第二功函数层428以及位于所述第二功函数层428表面的第二栅电极层429。

所述第一栅氧化层470与所述第一栅介质层417作为周边区Ⅰ器件的栅介质层，所述第一功函数层418用于调节所述周边区Ⅰ器件的阈值电压；所述第二栅介质层427作为核心区Ⅱ器件的栅介质层，所述第二功函数层428用于调节所述核心区Ⅱ器件的阈值电压。

需要说明的是，为了提高所述第一栅极结构与第一鳍部410之间，所述第二栅极结构与第二鳍部420之间的界面性能，在形成所述第一栅介质层417和第二栅介质层427之前，还包括步骤：在所述第一开口600底部的第一栅氧化层表面、第一开口600侧壁、第二开口610底部以及第二开口610侧壁形成界面层，所述界面层还覆盖所述介质层460表面；研磨去除高于所述介质层460顶部的金属层的同时，还研磨去除高于所述介质层460顶部的界面层，在所述周边区Ⅰ形成位于所述第一栅氧化层470表面和第一开口600侧壁的第一界面层416，在所述核心区Ⅱ形成位于所述第二开口610侧壁及底部的第二界面层426。

在形成所述第一栅极结构之前，本发明先去除受损的第一伪栅氧化层，然后在所述周边区的第一鳍部表面形成第一栅氧化层，由于所述第一栅氧化层未经过刻蚀工艺，避免了所述刻蚀工艺对所述第一栅氧化层造成损伤，因此所述第一栅氧化层具有良好的膜层质量，所述第一栅氧化层作为后续周边区器件的栅介质层的一部分，从而提高了周边区器件的第一栅极结构的质量，进而使形成的半导体器件的电学性能得到提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。