半导体结构的形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种半导体结构的形成方法。

背景技术：

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。

尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构的电学性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，改善半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成高k栅介质层，所述高k栅介质层内具有缺陷；在所述高k栅介质层表面形成牺牲层；对所述高k栅介质层进行缺陷钝化退火处理，所述缺陷钝化退火处理在含有缺陷钝化离子的氛围下进行，且所述缺陷钝化退火处理过程中，所述缺陷钝化离子经由牺牲层进入高k栅介质层内；去除所述牺牲层；在所述高k栅介质层表面形成栅电极层。

可选的，所述缺陷钝化退火处理适于减少高k栅介质层内的缺陷含量。

可选的，所述高k栅介质层内的缺陷包括氧空位、悬挂键或未成键离子中的一种或多种。

可选的，所述牺牲层的材料为氧化硅或氮氧化硅。

可选的，所述牺牲层的厚度为5埃至30埃。

可选的，采用原子层沉积工艺形成所述牺牲层。

可选的，去除所述牺牲层的工艺步骤包括：采用氨水溶液和氢氟酸溶液的混合溶液，去除所述牺牲层；接着，采用氢氟酸溶液或SiCoNi刻蚀系统，去除残留的牺牲层。

可选的，所述缺陷钝化离子包括氢离子、氧离子、氮离子或氟离子中的一种或多种。

可选的，所述缺陷钝化退火处理为原位水汽生成退火处理，在含有H₂和O₂的氛围下进行。

可选的，所述缺陷钝化退火处理在含有NH₃、N₂O、NO、H₂、O₂或NF₃中的一种或多种氛围下进行。

可选的，所述缺陷钝化退火处理的工艺参数包括：退火温度为600摄氏度至950摄氏度，腔室压强为1托至10托。

可选的，在形成所述高k栅介质层之前，在所述基底表面形成界面层，所述高k栅介质层位于界面层表面。

可选的，所述界面层的材料为氧化硅或氮氧化硅；所述高k栅介质层的材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

可选的，在去除所述牺牲层之后、形成所述栅电极层之前，还包括步骤：对所述高k栅介质层进行修复退火处理。

可选的，所述修复退火处理的退火温度为950摄氏度至1050摄氏度，在Ar、He或N₂氛围下进行。

可选的，所述界面层内含有未成键氧离子，在所述缺陷钝化退火处理过程中，所述未成键氧离子扩散至高k栅介质层内。

可选的，所述界面层位于基底部分表面，在形成所述界面层之前，还包括步骤：在所述基底部分表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；刻蚀去除所述伪栅，暴露出基底表面。

可选的，所述界面层位于基底整个表面，在所述高k栅介质层表面形成栅电极层之前，在所述高k栅电极层表面形成伪栅膜；图形化所述伪栅膜以及高k栅介质层，在图形化后的高k栅介质层表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；去除所述伪栅；在所述高k栅介质层表面形成栅电极层。

可选的，在形成所述伪栅膜之前，在高k栅介质层表面形成所述牺牲层，接着，对所述高k栅介质层进行所述缺陷钝化退火处理；或者，在去除所述伪栅之后，在所述高k栅介质层表面形成所述牺牲层，接着，对所述高k栅介质层进行缺陷钝化退火处理。

可选的，所述界面层位于基底整个表面，在去除所述牺牲层之后，在所述高k栅介质层表面形成栅电极层；图形化所述栅电极层以及高k栅介质层，形成栅极结构；在所述栅极结构两侧的基底内形成源漏区；在所述栅极结构两侧的基底表面形成层间介质层，所述层间介质层覆盖栅极结构侧壁。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体结构的形成方法的技术方案中，在高k栅介质层表面形成牺牲层；对高k栅介质层进行缺陷钝化退火处理，所述缺陷钝化退火处理在含有缺陷钝化离子的氛围下进行，且在缺陷钝化退火处理过程中，所述缺陷钝化离子经由牺牲层进入高k栅介质层内；去除所述牺牲层；在高k栅介质层表面形成栅电极层。所述缺陷钝化离子进入高k栅介质层内，钝化高k栅介质层内的缺陷，从而减小高k栅介质层内缺陷含量，改善高k栅介质层的介电弛豫问题，进而改善半导体结构的电学性能，如正偏压-温度不稳定特性和负偏压-温度不稳定特性得到改善。并且，由于缺陷钝化离子为经由牺牲层之后进入高k栅介质层内的，所述牺牲层起到缓冲作用，通过牺牲层 能够控制进入高k栅介质层内缺陷钝化离子的含量以及扩散速度，使得进入高k栅介质层内的缺陷钝化离子含量适中，保证高k栅介质层保持较高的相对介电常数；同时，缺陷钝化离子进入高k栅介质层内的扩散速度适中，防止缺陷钝化离子贯穿所述高k栅介质层而进入基底内，避免对沟道区造成不必要的掺杂。因此，本发明有效的改善了形成的半导体结构的电学性能。

进一步，所述牺牲层的厚度为5埃至30埃，所述牺牲层的厚度适中，所述牺牲层对缺陷钝化离子具有良好的缓冲作用，使得通过牺牲层扩散至高k栅介质层内的缺陷钝化离子含量以及扩散速度适中，且后续容易去除所述牺牲层。

更进一步，采用原子层沉积工艺形成所述牺牲层，使得形成的牺牲层的厚度均匀性好，因此高k栅介质层顶部表面各处受到牺牲层的缓冲作用的均匀性好，因此扩散进入高k栅介质层内的缺陷钝化离子浓度分布均匀性好。

附图说明

图1至图10为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术形成的半导体结构的电学性能有待提高。

经研究发现，尽管采用高k栅介质材料作为栅介质层的材料，在一定程度上能够改善半导体结构的电学性能，例如，半导体结构中的漏电流(leakage current)减小，然而，半导体结构中的弛豫电流(DR Current，Dielectric Relaxation Current)仍然较大，造成半导体结构的电学性能差，例如，半导体结构的正偏压-温度不稳定特性(PBTI，Positive Biase Temperature Instability)和负偏压-温度不稳定特性(NBTI，Negative Biase Temperature Instability)显著。进一步研究发现，导致半导体结构中弛豫电流大的原因包括：高k栅介质材料中具有缺陷(defect)，进而导致在高k栅介质材料中产生电子陷阱(electron traps)，导致高k栅介质材料的介电弛豫效应显著，造成高k栅介质材料具有较大损耗角。

进一步分析发现，高k栅介质材料中的缺陷包括氧空位(Oxygen Vacancy)、悬挂键和未成键离子中的一种或多种，若能够减少高k栅介质材料中缺陷含量，则能显著改善半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，提供基底；在所述基底表面形成界面层；在所述界面层表面形成高k栅介质层；在所述高k栅介质层表面形成牺牲层；在形成所述牺牲层之后，对所述高k栅介质层进行缺陷钝化退火处理，所述缺陷钝化退火处理在含有缺陷钝化离子的氛围下进行，且所述缺陷钝化退火处理过程中，所述缺陷钝化离子经由牺牲层进入高k栅介质层内；去除所述牺牲层；在所述高k栅介质层表面形成栅电极层。本发明在缺陷钝化退火处理过程中，所述缺陷钝化离子进入高k栅介质层内，钝化高k栅介质层内的缺陷，从而改善高k栅介质层的介电弛豫特性，减小半导体结构的弛豫电流，改善形成的半导体结构的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图10为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。

参考图1，提供基底101；在所述基底101表面形成伪栅102。

所述基底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述基底101的材料为硅。

在其他实施例中，形成的半导体结构为鳍式场效应管时，所述基底包括衬底以及位于衬底表面的鳍部，所述伪栅横跨所述鳍部，且所述伪栅覆盖鳍部的部分顶部表面和侧壁表面。

所述基底101内还形成有隔离结构(未图示)，所述隔离结构用于电隔离相邻有源区(AA，Active Area)。

所述伪栅102替后续形成的栅极结构占据空间位置。所述伪栅102的材料为氧化硅、多晶硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅102的材料为多晶硅，为了避免后续刻蚀去除伪栅102的工艺对基底101造成过刻蚀，所述伪栅102与基底101之间 还能够形成氧化层。

在一个实施例中，形成所述伪栅102的工艺步骤包括：在所述基底101表面形成伪栅膜；图形化所述伪栅膜，去除位于部分基底101表面的伪栅膜，形成所述伪栅102。本实施例中，所述伪栅102侧壁表面还形成有侧墙(未标示)，所述侧墙的材料为氮化硅。

在形成所述伪栅102之后，还包括步骤：在所述伪栅102两侧的基底101内形成源漏区。在一个实施例中，形成的半导体结构为PMOS器件，所述源漏区的掺杂离子为P型离子，例如为B、Ga或In。在另一实施例中，形成的半导体结构为NMOS器件，所述源漏区的掺杂离子为N型离子，例如为P、As或Sb。

在其他实施例中，形成的半导体结构为鳍式场效应管，所述基底包括：衬底、以及位于衬底表面的若干分立的鳍部、位于衬底表面的隔离层，其中，所述隔离层覆盖鳍部的部分侧壁表面，且所述隔离层顶部低于鳍部顶部。相应的，所述伪栅位于部分隔离层表面，且所述伪栅横跨所述鳍部，覆盖鳍部的部分顶部表面和侧壁表面，所述源漏区位于伪栅两侧的鳍部内。

参考图2，在所述伪栅102两侧的基底101表面形成层间介质层103，所述层间介质层103覆盖伪栅102侧壁。

所述层间介质层103顶部与伪栅102顶部齐平。形成所述层间介质层103的工艺步骤包括：在所述伪栅102两侧的基底101表面形成层间介质膜，所述层间介质膜覆盖伪栅102的顶部表面和侧壁表面，且所述层间介质膜顶部高于伪栅102顶部；去除高于伪栅102顶部的层间介质膜，形成所述层间介质层103。

所述层间介质层103的材料为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层103的材料与伪栅102的材料不同，层间介质层103的材料为氧化硅。

参考图3，刻蚀去除所述伪栅102(参考图2)，暴露出基底101表面。

本实施例中，采用干法刻蚀工艺，刻蚀去除所述伪栅102，所述干法刻蚀工艺对伪栅102的刻蚀速率大于对层间介质层103的刻蚀速率。

参考图4，在所述基底101表面形成界面层104。

本实施例中，所述界面层104位于基底101部分表面，在所述暴露出的基底101表面形成界面层104。一方面，所述界面层104作为栅极结构的一部分，与后续形成的高k栅介质层构成的叠层结构作为栅介质层；另一方面，所述界面层104为后续形成高k栅介质层提供良好的界面基础，从而提高形成的高k栅介质层的质量，且避免高k栅介质层与基底101直接接触造成的不良影响。

所述界面层104的材料为氧化硅、氮化硅或碳氮氧化硅；采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述界面层104，还能够采用氧化工艺形成所述界面层104。

本实施例中，所述界面层104的材料为氧化硅。为了提高界面层104与基底101之间的界面性能，采用热氧化(thermal oxidation)工艺，在所述基底101表面形成界面层104，其中，热氧化工艺为干氧氧化或湿氧氧化。在采用热氧化工艺形成所述界面层104的工艺过程中，向反应腔室内通入氧源，为了降低热氧化工艺对基底101的氧化速率，还能够向反应腔室内通入硅源。

在一个具体实施例中，采用热氧化工艺形成所述界面层104的工艺参数包括：提供氧化气体，所述氧化气体包括O₂、H₂O、NO或N₂O，氧化气体流量为10sccm至100sccm，腔室温度为500摄氏度至850摄氏度。

参考图5，在所述界面层104表面形成高k栅介质层107。

所述高k栅介质层107位于界面层104表面。所述高k栅介质层107的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质层107的材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介质层107。本实施例中，所述高k栅介质层107的材料为HfO₂，采用化学气相沉积工艺形成所述高k栅介质层107。

所述高k栅介质层107内具有缺陷，所述缺陷包括氧空位、悬挂键和未成键离子中的一种或多种。

以氧空位缺陷为例，由于高k栅介质材料大多为离子晶体，每一个金属离子都与氧离子有较多的键存在，当氧离子缺失时则易形成氧空位，所述氧空位在高k栅介质材料的禁带中央引入了带隙态，成为导电机制中的缺陷能级；若直接以所述高k栅介质层107作为栅极结构中栅介质层一部分，则形成的半导体结构中介电弛豫问题显著。为此，本实施例中后续会对高k栅介质层107进行缺陷钝化退火处理，减小高k栅介质层107内的缺陷含量。

高k栅介质层107内的悬挂键或未成键离子也会造成半导体结构中介电弛豫问题。并且，前述形成的界面层104内具有悬挂键或未成键硅离子，由于界面层104也为栅极结构中栅介质层一部分，所述界面层104内的悬挂键或未成键硅离子也会造成介电弛豫问题。

参考图6，在所述高k栅介质层107表面形成牺牲层108。

所述牺牲层108的作用包括：在后续对高k栅介质层107进行缺陷钝化退火处理过程中，所述牺牲层108起到缓冲层的作用，使得缺陷钝化退火处理提供的缺陷钝化离子经由牺牲层108之后再进入高k栅介质层107内，从而控制进入高k栅介质层107内的缺陷钝化离子的含量，避免缺陷钝化离子进入高k栅介质层107内的含量过多，进而避免由于缺陷钝化离子含量过多而对高k栅介质层107的相对介电常数造成不良影响；并且，所述牺牲层108还有利于减缓缺陷钝化离子的扩散速度，防止缺陷钝化离子扩散进入基底101内，避免对基底101内的沟道区造成不必要的掺杂。

由于后续会去除所述牺牲层108，为了减小后续去除牺牲层108的工艺对高k栅介质层107引入额外的损伤，所述牺牲层108的材料为易于被去除的材料；并且，所述牺牲层108的材料致密度不宜过高，否则缺陷钝化离子难以扩散贯穿所述牺牲层108；同时，所述牺牲层108中易与缺陷钝化离子形成稳定化学键的未成键离子也不宜过多，否则缺陷钝化离子经由牺牲层108时易被所述未成键离子捕获，造成扩散进入高k栅介质层107内的缺陷钝化离子含量过少。

综合上述因素考虑，所述牺牲层108的材料为氧化硅或氮氧化硅。本实施例中，所述牺牲层108的材料为氧化硅。

若所述牺牲层108的厚度过薄，则所述牺牲层108起到的缓冲作用有限，则后续经由牺牲层108扩散至高k栅介质层107内的缺陷钝化离子的含量过多且扩散速度过快；若所述牺牲层108的厚度过厚，一方面牺牲层108对缺陷钝化离子的阻挡作用过强，另一方面后续去除牺牲层108所需的工艺时长较长，不仅不利于提高工艺效率且还可能会对高k栅介质层107造成不必要的损伤。为此，所述牺牲层108的厚度为5埃至30埃。本实施例中，所述牺牲层108的厚度为10埃至20埃，使得所述牺牲层108起到适当的缓冲作用，且后续牺牲层108易被去除。

采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述牺牲层108。本实施例中，采用原子层沉积工艺形成所述牺牲层108，使得形成的牺牲层108具有较高的厚度均匀性，因此所述牺牲层108各处对缺陷钝化离子的阻挡能力一致性高，因此后续进入高k栅介质层107内的缺陷钝化离子含量分布均匀。

采用原子层沉积工艺形成所述牺牲层108时，形成的牺牲层108的台阶覆盖(step coverage)能力强。对于鳍式场效应管而言，高k栅介质层还位于鳍部侧壁表面，因此所述牺牲层108对鳍部侧壁上的高k栅介质层也具有较高的覆盖能力，位于鳍部侧壁上的高k栅介质层107表面的牺牲层108也具有良好的厚度均匀性，使得在后续的缺陷钝化退火处理过程中，牺牲层108在后续对位于鳍部侧壁上的高k栅介质层107也具有良好的缓冲作用。

在一个具体实施例中，采用原子层沉积工艺形成所述牺牲层108的工艺参数包括：硅源气体流量为20sccm至2000sccm，氧源气体流量为10sccm至1000sccm，反应腔室压强为1毫托至50托，反应腔室温度为350摄氏度至600摄氏度。

参考图7，对所述高k栅介质层107进行缺陷钝化退火处理109，所述缺陷钝化退火处理109在含有缺陷钝化离子的氛围下进行。

所述缺陷钝化退火处理109适于减少高k栅介质层107内的缺陷含量。在所述缺陷钝化退火处理过程中，所述缺陷钝化离子经由牺牲层108进入高k栅介质层107内。

所述缺陷钝化离子包括氧离子、氮离子、氢离子或氟离子。以缺陷钝化离子为氮离子、高k栅介质层107内的缺陷包括氧空位为例，氮离子扩散至高k栅介质层107内，所述氮离子进入氧空位取代了原来氧离子的作用，通过氮离子与高k栅介质层107中的金属离子之间轨道杂化。以高k栅介质层107的材料为HfO₂为例，由于氮原子的电负性大于氧原子电负性，将原来Hf5d轨道上的带隙态推至HfO₂的导带以下，从而钝化HfO₂中的氧空位，进而改善高k栅介质层107的介电弛豫问题，改善半导体结构的正偏压-温度不稳定特性和负偏压-温度不稳定特性。所述缺陷钝化退火处理109适于减小高k栅介质层107内氧空位含量，并且，所述缺陷钝化退火处理109还有利于钝化高k栅介质层107内的悬挂键或未成键离子，从而减小高k栅介质层107内悬挂键含量或未成键离子含量。

本实施例中，缺陷钝化离子经由牺牲层108扩散进入高k栅介质层107内，所述牺牲层108起到缓冲作用，使得缺陷钝化离子扩散进入高k栅介质层107时的扩散速度较慢，防止缺陷钝化离子扩散至基底101内，避免对基底101内的沟道区造成不必要的掺杂，使得基底101内的沟道区具有较高的载流子迁移率；并且，由于牺牲层108的缓冲作用，使得扩散进入高k栅介质层107内的缺陷钝化离子含量适中，使得在有效减少高k栅介质层107内氧空位含量的同时，使得高k栅介质层107保持较高的相对介电常数，避免高k栅介质层107内的缺陷钝化离子过量而导致高k栅介质层107的相对介电常数减小。同时，本实施例中形成的牺牲层108具有较高的厚度均匀性，使得牺牲层108各处对缺陷钝化离子起到的缓冲能力的差别小。所述缺陷钝化退火处理109还能够提高高k栅介质层107的致密度，提高高k栅介质层107的相对介电常数。同时，所述缺陷钝化退火处理109还能够改善界面层104的致密度，且所述界面层104内含有未成键氧离子，在缺陷钝化退火处理109中，界面层104内的未成键氧离子扩散至高k栅介质层107内，所述未成键氧离子占据氧空位位置，从而起到进一步钝化高k栅介质层107内氧空位的作用，进一步减少高k栅介质层107内氧空位含量。

所述缺陷钝化退火处理的工艺参数包括：退火温度为600摄氏度至950摄氏度，腔室压强为1托至10托。

本实施例中，所述缺陷钝化退火处理109为原位水汽生成(ISSG，In-situ steam generation)退火处理，在含有H₂和O₂的氛围下进行。在其他实施例中，所述缺陷钝化退火处理在含有NH₃、N₂O、NO、O₂、H₂或NF₃中的一种或多种氛围下进行。

在后续形成栅电极层之前，还能够在高k栅介质层107表面形成盖层，所述盖层能够阻挡后续形成的栅电极层内的金属离子扩散高k栅介质层107内。

参考图8，去除所述牺牲层108(参考图6)。

本实施例中，去除所述牺牲层108的工艺步骤包括：采用氨水溶液或氢氟酸溶液的混合溶液，去除所述牺牲层108；接着，采用氢氟酸溶液，去除残留的牺牲层108。

在另一实施例中，去除所述牺牲层108的工艺步骤包括：采用氨水溶液和氢氟酸溶液的混合溶液，去除所述牺牲层108；接着，采用SiCoNi刻蚀系统，去除残留的牺牲层108。

采用上述提供的方法去除牺牲层108的工艺对高k栅介质层107造成的损伤较小。

参考图9，对所述高k栅介质层107进行修复退火处理110。

前述去除牺牲层108(参考图7)的工艺可能会对高k栅介质层107造成损伤，所述修复退火处理110能够修复高k栅介质层107受到的损伤，进一步提高高k栅介质层107的性能。

所述修复退火处理110为快速热退火或激光退火。本实施例中，所述修复退火处理110的退火温度为950摄氏度至1050摄氏度，在Ar、He或N₂氛围下进行。

参考图10，在所述高k栅介质层107表面形成栅电极层111。

本实施例中，所述栅电极层111顶部与层间介质层103顶部齐平；在形成所述栅电极层111的过程中，还去除高于层间介质层103顶部的高k栅介质层107。在一个具体实施例中，形成所述栅电极层111的工艺步骤包括：在 所述高k栅介质层107表面形成栅电极膜，所述栅电极膜顶部高于层间介质层103顶部；研磨去除高于层间介质层103顶部的栅电极膜，形成所述栅电极层111；研磨去除所述高于层间介质层103顶部的高k栅介质层107。

所述栅电极层111为单层结构或叠层结构。本实施例中，所述栅电极层111包括：位于高k栅介质层107表面的功函数层以及位于功函数层表面的电极层，其中，所述电极层的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W。

形成的半导体结构为NMOS器件时，所述功函数层的材料为N型功函数材料，包括TiAl、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种；形成的半导体结构为PMOS器件时，所述功函数层的材料为P型功函数材料，包括Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。

在其他实施例中，所述栅电极层还能够为单层结构，栅电极层的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W。

由于本实施例减少了高k栅介质层107中的缺陷含量，改善了高k栅介质层107的介电弛豫问题，从而减小了半导体结构的弛豫电流，因此本实施例能够改善半导体结构的正偏压温度不稳定特性和负偏压温度不稳定特性，提高半导体结构的电学性能。本实施例还减小了界面层内的悬挂键含量或未成键硅离子含量，且提高了界面层和高k栅介质层的致密度，从而进一步提高半导体结构的电学性能。

本实施例中，以后形成高k栅介质层后形成金属栅极(high k last metal gate last)的工艺为例。在其他实施例中，还能够采用先形成高k栅介质层后形成金属栅极(high k first metal gate last)的工艺，具体的，所述界面层位于基底整个表面，在所述高k栅介质层表面形成栅电极层之前，在所述高k栅电极层表面形成伪栅膜；图形化所述伪栅膜以及高k栅介质层，从而在图形化后的高k栅介质层表面形成伪栅；在所述伪栅两侧的基底内形成源漏区；在所述伪栅两侧的基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；去除所述伪栅；在所述高k栅介质层表面形成栅电极层。在一个具体实施例中，采用后形成的高k栅介质层后形成金属栅极的工艺，在形成所述伪栅膜之前，在高k栅介质层表面形成牺牲层，接着，对所述高k栅介质层进行缺陷钝化 退火处理。在另一个具体实施例中，采用后形成的高k栅介质层后形成金属栅极的工艺，在去除所述伪栅之后，在所述高k栅介质层表面形成牺牲层，接着，对所述高k栅介质层进行缺陷钝化退火处理。

在另一实施例中，还能够采用先形成高k栅介质层先形成金属栅极(high k first metal gate first)的工艺。具体的，所述界面层位于基底整个表面，在去除所述牺牲层之后，在所述高k栅介质层表面形成栅电极层；图形化所述栅电极层以及高k栅介质层，形成栅极结构；在所述栅极结构两侧的基底内形成源漏区；在所述栅极结构两侧的基底表面形成层间介质层，所述层间介质层覆盖栅极结构侧壁。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。