晶体管及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种晶体管及其形成方法。

背景技术：

mos(金属-氧化物-半导体)晶体管是一种重要的晶体管，mos晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构；分别位于栅极结构两侧半导体衬底中的源漏区。所述栅极结构包括位于半导体衬底的栅介质层和位于栅介质层表面的栅电极层。

形成mos晶体管的工艺包括：提供半导体衬底；在所述半导体衬底表面形成栅极结构；在所述栅极结构两侧的半导体衬底中形成源漏区。

在后段工艺中，还包括：形成覆盖所述栅极结构和半导体衬底的层间介质层；形成贯穿所述层间介质层的通孔，所述通孔暴露出所述源漏区的表面；在所述通孔中形成导电插塞。

随着特征尺寸的进一步减小，相邻栅极结构之间的距离减小，随之栅极结构两侧的导电插塞和栅极结构之间的距离越来越小。使得mos晶体管构成的晶体管中，栅电极层和导电插塞之间的隔离性能变差，使得晶体管的电学性能变差。

技术实现要素：

本发明解决的问题是提供一种晶体管及其形成方法，以提高晶体管的电学性能。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供基底，所述基底表面具有第一层间介质层和贯穿第一层间介质层的开口；在所述开口中形成位于所述开口侧壁和底部的功函数层和位于所述功函数层上的栅电极层；去除所述栅电极层两侧侧壁的功函数层，形成凹槽；在所述凹槽中形成保护层。

可选的，所述保护层的材料为氮化硅、氧化硅、氮氧化硅或碳化硅。

可选的，所述保护层的工艺为等离子体增强型化学气相沉积工艺、高密度等离子体化学气相沉积工艺或等离子体增强原子层沉积工艺。

可选的，所述保护层的电导率小于所述功函数层的电导率。

可选的，去除所述栅电极层两侧侧壁部分的功函数层，形成凹槽。

可选的，去除所述栅电极层两侧侧壁全部的功函数层，形成凹槽。

可选的，还包括：在所述功函数层和所述栅电极层之间形成阻挡层；去除所述栅电极层两侧侧壁的功函数层和阻挡层，形成凹槽。

可选的，还包括：形成覆盖所述第一层间介质层、保护层和栅电极层的第二层间介质层；形成贯穿所述第二层间介质层和第一层间介质层的通孔，所述通孔暴露出功函数层、保护层和栅电极层的两侧的基底表面；在所述通孔中形成导电插塞。

可选的，所述基底包括第一区域和第二区域；所述开口包括位于第一区域的第一开口和位于第二区域的第二开口；所述功函数层包括第一功函数层和第二功函数层；所述栅电极层包括第一栅电极层和第二栅电极层；所述凹槽包括第一凹槽和第二凹槽；所述保护层包括第一保护层和第二保护层；在所述开口中形成功函数层和栅电极层的过程包括：在第一开口中形成位于第一开口侧壁和底部的第一功函数层和位于第一功函数层上的第一栅电极层；在第二开口中形成位于第二开口侧壁和底部的第二功函数层和位于第二功函数层上的第二栅电极层；去除第一栅电极层两侧侧壁的第一功函数层，形成第一凹槽；去除第二栅电极层两侧侧壁的第二功函数层，形成第二凹槽；在所述凹槽中形成保护层的过程为：在第一凹槽中形成第一保护层；在第二凹槽中形成第二保护层。

可选的，还包括：在所述第一功函数层和所述第一栅电极层之间形成第一阻挡层；在所述第二功函数层和所述第二栅电极层之间形成第二阻挡层；去除所述第一栅电极层两侧侧壁的第一功函数层和第一阻挡层，形成第一凹槽；去除所述第二栅电极层两侧侧壁的第二功函数层和第二阻挡层，形成第二凹槽。

可选的，在所述第一功函数层和所述第一区域的基底之间还形成有第一 栅介质层；在所述第二功函数层和所述第二区域的基底之间还形成有第二栅介质层。

本发明还提供一种晶体管，包括：基底；第一层间介质层，位于所述基底表面；开口，贯穿第一层间介质层；功函数层，位于所述开口底部和部分侧壁；栅电极层，位于所述开口中，且位于所述功函数层上；保护层，位于栅电极层两侧侧壁，且位于所述功函数层的顶部表面。可选的，保护层的材料为氮化硅、氧化硅、氮氧化硅或碳化硅。

可选的，所述保护层的电导率小于所述功函数层的电导率。

可选的，所述基底包括第一区域和第二区域；所述开口包括位于第一区域的第一开口和位于第二区域的第二开口；所述功函数层包括第一功函数层和第二功函数层，第一功函数层位于第一开口底部和侧壁，第二功函数层位于第二开口底部和侧壁；所述栅电极层包括第一栅电极层和第二栅电极层，第一栅电极层位于第一开口中，且位于第一功函数层上，第二栅电极层位于第二开口中，且位于第二功函数层上；所述保护层包括第一保护层和第二保护层，第一保护层位于第一栅电极层两侧侧壁，且位于第一功函数层的顶部表面，第二保护层位于第二栅电极层两侧侧壁，且位于第二功函数层的顶部表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的晶体管的形成方法中，由于在所述凹槽中形成保护层，所述保护层替代了所述栅电极层两侧侧壁的功函数层。后续在功函数层、保护层和栅电极层的两侧形成贯穿第一层间介质层和第二层间介质层的导电插塞后，使得栅电极层和导电插塞之间的材料包括第一层间介质层和保护层。由于所述保护层的电导率小于所述功函数层的电导率，使得保护层的绝缘性优于功函数层的绝缘性。从而使得栅电极层和导电插塞之间的材料的绝缘性提高，从而更好的隔离了栅电极层和导电插塞。即使得栅电极层和导电插塞之间的隔离性能增强。从而提高了晶体管的电学性能。

本发明提供的晶体管，在栅电极层的侧壁具有保护层，且保护层位于功函数层的顶部表面。由于所述保护层的电导率小于所述功函数层的电导率， 使得保护层的绝缘性优于功函数层的绝缘性，提高了晶体管的隔离性能。从而提高了晶体管的电学性能。

附图说明

图1是一实施例中晶体管形成过程的结构示意图；

图2至图8是本发明一实施例中晶体管形成过程的结构示意图；

图9至图13是本发明另一实施例中晶体管形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术中形成的晶体管的电学性能较差。

一实施例中，形成的晶体管，参考图1，包括：基底，所述基底包括半导体衬底100和位于半导体衬底100表面鳍部120；第一层间介质层140，位于基底上；开口(未图示)，贯穿所述第一层间介质层140，暴露出部分鳍部120的顶部表面和侧壁；栅介质层150，位于所述开口的侧壁和底部；功函数层151，位于栅介质层150上；栅电极层152，位于功函数层151上；第二层间介质层180，位于第一层间介质层140、栅介质层150、功函数层151和栅电极层152上；导电插塞190，贯穿第一层间介质层140和第二层间介质层180，且位于栅介质层150、功函数层151和栅电极层152的两侧。需要说明的是，栅介质层也可仅位于所述开口的底部。

所述栅电极层152和导电插塞190之间的材料包括第一层间介质层140、和功函数层151。

研究发现，随着特征尺寸的进一步减小，相邻栅电极层152之间的距离显著减小，随之导电插塞190和栅电极层152之间的距离显著减小。然而施加在栅电极层152和导电插塞190之间的电压基本不变，使得栅电极层152和导电插塞190之间的电场增强，导致栅电极层152和导电插塞190之间容易击穿，从而导致导电插塞190和栅电极层152之间的隔离性能降低，降低了晶体管的电学性能。

在此基础上，本发明提供一种晶体管的形成方法，包括：提供基底，所述基底表面具有第一层间介质层和贯穿第一层间介质层的开口；在所述开口 中形成位于所述开口侧壁和底部的功函数层和位于所述功函数层上的栅电极层；去除所述栅电极层两侧侧壁的功函数层，形成凹槽；在所述凹槽中形成保护层。所述方法采用保护层替代所述栅电极层两侧侧壁的功函数层，提高了晶体管的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

所述晶体管可以为平面式的mos晶体管，也可以为鳍式场效应晶体管，下面均以晶体管为鳍式场效应晶体管为例进行说明。

图2至图8为本发明一实施例中晶体管形成过程的示意图。

参考图2，提供基底，所述基底表面形成有伪栅极结构230。

本实施例中，所述基底包括半导体衬底200和位于半导体衬底200表面的鳍部220。在其它实施例中，当晶体管可以为平面式的mos晶体管，所述基底可以为半导体衬底。

所述半导体衬底200可以是单晶硅、多晶硅或非晶硅；半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。本实施例中，所述半导体衬底200的材料为硅。

所述半导体衬底200表面还形成有隔离结构，隔离结构的表面低于鳍部220的顶部表面，隔离结构用于电学隔离鳍部220。所述隔离结构的材料包括氧化硅或氮氧化硅。

所述伪栅极结构230横跨鳍部220，覆盖部分鳍部220的顶部表面和侧壁。伪栅极结构230包括横跨鳍部220的伪栅介质层231和位于伪栅介质层231表面的伪栅电极层232。其中，伪栅介质层231位于隔离结构表面、覆盖部分鳍部220的顶部表面和侧壁。

伪栅电极层232的材料为多晶硅。

若后续去除伪栅电极层232而形成凹槽，那么形成凹槽后，伪栅介质层231构成栅介质层，故需要伪栅介质层231的材料为高k介质材料(k大于3.9)；若后续去除伪栅电极层232和伪栅介质层231而形成凹槽，在形成凹槽 后，会在凹槽的底部和侧壁形成栅介质层。那么伪栅介质层231的材料为氧化硅。

本实施例中，以后续去除伪栅电极层232和伪栅介质层231而形成凹槽为示例进行说明。

继续参考图2，在伪栅极结构230两侧的鳍部220中形成源漏区211；形成源漏区211后，在所述基底上形成覆盖所述伪栅极结构230侧壁的第一层间介质层240。

本实施例中，在形成源漏区211之前，还在伪栅极结构230两侧侧壁形成侧墙210；在伪栅极结构230和侧墙210两侧的鳍部220中形成源漏区211；然后在基底上形成覆盖侧墙210侧壁的第一层间介质层240。在其它实施例中，可以不形成侧墙。

当所述晶体管的类型为n型时，所述源漏区211的材料为掺杂n型离子的碳硅；当所述晶体管的类型为p型时，所述源漏区211的材料为掺杂p型离子的锗硅。

所述第一层间介质层240的材料包括氧化硅或者碳氧化硅。

参考图3，形成第一层间介质层240后，去除所述伪栅极结构230(参考图2)，形成开口241。

采用干刻工艺、湿刻工艺或者干刻工艺和湿刻工艺结合的工艺去除所述伪栅极结构230。

所述开口241贯穿第一层间介质层240。本实施例中，所述开口241暴露出部分鳍部220的顶部表面和侧壁、以及部分隔离结构的表面。

接着，在所述开口241(参考图3)中形成位于开口241侧壁和底部的栅介质层、位于所述栅介质层上的功函数层、位于所述功函数层上的阻挡层、以及位于所述阻挡层上的栅电极层。

需要说明的是，在形成栅介质层、功函数层、阻挡层和栅电极层之前，还可以在所述开口241的底部形成界面层254(参考图4)。所述界面层254的材料为氧化硅。形成所述界面层254的工艺为氧化工艺。

形成所述栅介质层、功函数层、阻挡层和栅电极层的方法包括：参考图4，在所述开口241的底部和侧壁、侧墙210的顶部表面以及第一层间介质层240的顶部表面形成栅介质层250；形成覆盖所述栅介质层250的功函数层251；形成覆盖所述功函数层251的阻挡层252；形成覆盖所述阻挡层252的栅电极层253；参考图5，去除高于第一层间介质层240顶部表面的栅介质层250、功函数层251、阻挡层252和栅电极层253。

所述栅介质层250的材料为高k介质材料(k大于3.9)，如hfo2、la2o3、hfsion、hfalo2、zro2、al2o3、la2o3、hfsio4。

所述栅介质层250的形成工艺为原子层沉积、等离子体化学气相沉积、有机金属化学气相沉积或等离子体辅助原子层沉积等。

所述功函数层251用来调节晶体管的功函数，降低晶体管的阈值电压，降低功耗。所述功函数层251的材料可以为ti、ta、tin、tan、tial、tasin、tisin、tialn或taaln。功函数层251可以采用原子层沉积、等离子体化学气相沉积、有机金属化学气相沉积或等离子体辅助原子层沉积等形成。

本实施例中，当所述晶体管为n型鳍式场效应晶体管时，所述功函数层251的材料为tial，当所述晶体管为p型鳍式场效应晶体管时，所述功函数层251的材料为tin。

所述阻挡层252的材料包括tin、tac、tan、hfn或zrn。形成阻挡层252的工艺为沉积工艺，如原子层沉积、等离子体化学气相沉积、有机金属化学气相沉积或等离子体辅助原子层沉积等。

本实施例中，所述阻挡层252的材料为tin。所述阻挡层252能够阻挡栅电极层253中原子扩散至第一层间介质层240和栅介质层250中。

栅电极层253的材料为al、cu、ag、au、ni、ti、w、wn或wsi。形成栅电极层253的工艺为沉积工艺，如物理气相沉积工艺或者化学沉积工艺。

去除高于第一层间介质层240顶部表面的栅介质层250、功函数层251、阻挡层252和栅电极层253的工艺可以为化学机械研磨工艺或者回刻蚀工艺。

参考图6，去除所述栅电极层253两侧侧壁的功函数层251和阻挡层252， 形成凹槽260。

本实施例中，以去除所述栅电极层253两侧侧壁的部分功函数层251和部分阻挡层252为示例进行说明，从而形成凹槽260。在其它实施例中，可以去除所述栅电极层253两侧侧壁的全部的功函数层251和全部的阻挡层252，从而形成凹槽。

去除所述栅电极层252两侧侧壁的功函数层251和阻挡层252的工艺可以是各向异性干刻工艺或湿法刻蚀工艺。

需要说明的是，在其它实施例中，可以不形成阻挡层，只需去除所述栅电极层两侧侧壁的功函数层而形成凹槽。

当没有形成阻挡层时，在一个实施例中，去除所述栅电极层两侧侧壁的部分功函数层而形成凹槽；在另一个实施例中，去除所述栅电极层两侧侧壁的全部功函数层而形成凹槽。

参考图7，在所述凹槽260(参考图6)中形成保护层270。

所述保护层270的电导率小于所述功函数层251的电导率。

所述保护层270的材料可以是氮化硅、氧化硅、氮氧化硅或碳化硅。

形成保护层270的方法为：采用沉积工艺，如等离子体增强化学气相沉积工艺、等离子体增强原子层沉积工艺、高密度等离子体化学气相沉积工艺，在所述凹槽260中、以及第一层间介质层240的顶部表面、侧墙210的顶部表面、栅电极层253的顶部表面形成保护层270；采用回刻蚀工艺或者化学机械研磨工艺，去除高于第一层间介质层240顶部表面的保护层270，从而在所述凹槽260中形成保护层270。

本实施例中，沉积保护层270的工艺为等离子体增强化学气相沉积工艺。

当保护层270的材料为氧化硅时，沉积保护层270采用的等离子体增强化学气相沉积工艺的参数为：采用的反应前躯物为正硅酸乙酯(teos)和o2，正硅酸乙酯的流量为4g/min～8g/min，o2的流量为3500sccm～5000sccm，源射频功率为800瓦～1500瓦，腔室压强为5torr～10torr，温度为350摄氏度～410摄氏度。

当保护层270的材料为氮化硅时，沉积保护层270采用的等离子体增强化学气相沉积工艺的参数为：采用的气体为sih2cl2和nh3和n2，sih2cl2的流量为800sccm～1000sccm，nh3的流量为1200sccm～1500sccm，n2的流量为500sccm～1000sccm，源射频功率为800瓦～1000瓦，腔室压强为5torr～10torr，温度为330摄氏度～370摄氏度。

当保护层270的材料为氮氧化硅或碳化硅时，沉积保护层270采用的参数不再详述。

本实施例中，所述保护层270位于栅电极层252两侧侧壁，且位于功函数层251和阻挡层252的顶部表面。在其它实施例中，当没有形成阻挡层时，所述保护层位于栅电极层两侧侧壁，且位于功函数层的顶部表面。

参考图8，形成覆盖第一层间介质层240、栅介质层250、保护层270和栅电极层253的第二层间介质层280；形成贯穿所述第二层间介质层280和第一层间介质层240的通孔(未图示)，所述通孔暴露出栅介质层250、功函数层251、阻挡层252、保护层270和栅电极层253的两侧的基底表面，具体的，所述通孔露出源漏区211的表面；在所述通孔中形成导电插塞290。

所述第二层间介质层280还覆盖侧墙210。

所述第二层间介质层280的材料为氧化硅或者碳氧化硅，本实施例中，所述第二层间介质层280的材料为氧化硅。形成所述第二层间介质层280的工艺为沉积工艺，如等离子体增强化学气相沉积工艺、等离子体增强化学气相沉积工艺、等离子体增强原子层沉积工艺。

需要说明的是，若第二层间介质层280的材料和保护层的材料相同，可以在一个步骤中同时形成第二层间介质层280和保护层270，简化了工艺。

在形成导电插塞290之前，还可以在所述通孔底部形成金属硅化物层，以降低导电插塞290的源漏区211的接触电阻。

由于在所述凹槽中形成保护层，所述保护层替代了栅电极层两侧侧壁的功函数层。使得栅电极层和导电插塞之间的材料包括第一层间介质层和保护层。由于保护层的电导率小于功函数层的电导率，使得保护层的绝缘性优于功函数层的绝缘性，从而使得栅电极层和导电插塞之间的材料的绝缘性提高。 从而更好的隔离了栅电极层和导电插塞。即使得栅电极层和导电插塞之间的隔离性能增强。从而提高了晶体管的电学性能。

另外，仅去除了栅电极层两侧侧壁的功函数层，而栅电极层底部的功函数层没有发生变化。而影响晶体管的阈值电压大小的功函数层中的区域为栅电极层底部的功函数层，故晶体管的阈值电压不会受到影响。

相应的，本发明实施例还提供一种采用上述方法形成的晶体管，请继续参考图8，包括：基底；第一层间介质层240，位于所述基底表面；开口241(参考图3)，贯穿第一层间介质层240；功函数层251，位于所述开口241的底部和部分侧壁；栅电极层253，位于所述开口241中，且位于所述功函数层251上；保护层270，位于栅电极层253两侧侧壁，且位于功函数层251的顶部表面。

所述基底包括半导体衬底200和位于半导体衬底表面的鳍部220。所述开口241暴露出部分鳍部220的顶部表面和侧壁。

所述保护层270的材料为氮化硅、氧化硅、氮氧化硅或碳化硅。所述保护层270的电导率小于所述功函数层251的电导率。所述保护层270位于栅电极层253两侧部分侧壁或者位于栅电极层253两侧全部侧壁。

本实施例中，在所述功函数层251和所述基底之间、以及功函数层251和第一层间介质层240之间还形成有栅介质层250；在其它实施例中，在所述功函数层和所述基底之间形成有栅介质层。

本实施例中，在栅介质层250和基底之间还具有界面层254。在其它实施例中，可以没有界面层。

所述晶体管还包括阻挡层252，所述阻挡层252位于功函数层251和栅电极层253之间。

由于晶体管包括阻挡层252，所述保护层270位于栅电极层253两侧侧壁，且位于功函数层251和阻挡层252的顶部表面。

所述晶体管还包括：侧墙210，位于所述第一层间介质层240和功函数层251之间，具体的，所述侧墙210位于第一层间介质层240和栅介质层250之 间；源漏区211，位于栅介质层250、功函数层251、保护层270、阻挡层252、栅电极层253和侧墙210的两侧的鳍部220中；第二层间介质层280，覆盖第一层间介质层240、侧墙210、栅介质层250、保护层270和栅电极层253；导电插塞290，贯穿第一层间介质层240和第二层间介质层280，位于源漏区211上。

本发明提供的晶体管，在栅电极层的侧壁具有保护层，且保护层位于功函数层的顶部表面。由于所述保护层的电导率小于所述功函数层的电导率，使得保护层的绝缘性优于功函数层的绝缘性，提高了导电插塞和栅电极层之间的隔离性能。从而提高了晶体管的电学性能。

本发明另一实施例还提供一种晶体管的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述基底表面具有第一层间介质层和贯穿第一层间介质层的开口，所述开口包括位于第一区域的第一开口和位于第二区域的第二开口；在所述第一开口中形成位于第一开口侧壁和底部的第一功函数层和位于第一功函数层上的第一栅电极层；在所述第二开口中形成位于第二开口侧壁和底部的第二功函数层和位于第二功函数层上的第二栅电极层；去除第一栅电极层两侧侧壁的第一功函数层，形成第一凹槽；去除第二栅电极层两侧侧壁的第二功函数层，形成第二凹槽；在所述第一凹槽中形成第一保护层；在所述第二凹槽中形成第二保护层。

图9至图13是本发明另一实施例中晶体管形成过程的结构示意图。

参考图9，提供基底，所述基底包括第一区域(i区域)和第二区域(ⅱ区域)，所述基底表面具有伪栅极结构，所述伪栅极结构包括位于第一区域基底表面的第一伪栅极结构1300和位于第二区域基底表面的有第二伪栅极结构1330。

所述第一区域用于形成第一鳍式场效应晶体管，所述第二区域用于形成第二鳍式场效应晶体管，第一鳍式场效应晶体管的类型和第二鳍式场效应晶体管的类型相反。本实施例中，以第一鳍式场效应晶体管为n型，第二鳍式场效应晶体管为p型为例说明。

所述基底包括半导体衬底1000和位于半导体衬底1000表面的鳍部。在 其它实施例中，当晶体管可以为平面式的mos晶体管，所述基底可以为半导体衬底。

所述鳍部包括位于第一区域的第一鳍部1210和位于第二区域的第二鳍部1220。

所述半导体衬底1000表面还形成有隔离结构，隔离结构的表面低于第一鳍部1210和第二鳍部1220的顶部表面，隔离结构用于电学隔离第一鳍部1210和第二鳍部1220。所述隔离结构的材料包括氧化硅或氮氧化硅。

所述伪栅极结构横跨鳍部，覆盖部分鳍部的顶部表面和侧壁。

具体的，第一伪栅极结构1300横跨第一鳍部1210、覆盖部分第一鳍部1210的顶部表面和侧壁；第二伪栅极结构1330横跨第二鳍部1220，覆盖部分第二鳍部1220的顶部表面和侧壁。

所述第一伪栅极结构1300包括横跨第一鳍部1210的第一伪栅介质层1310和位于第一伪栅介质层1310表面的第一伪栅电极层1320；所述第二伪栅极结构1330包括横跨第二鳍部1220的第二伪栅介质层1340和位于第二伪栅介质层1340表面的第二伪栅电极层1350。

其中，第一伪栅介质层1310位于第一区域的隔离结构表面、覆盖部分第一鳍部1210的顶部表面和侧壁；第二伪栅介质层1340位于第二区域的隔离结构表面、覆盖部分第二鳍部1220的顶部表面和侧壁。

所述第一伪栅电极层1320和第二伪栅电极层1350的材料为多晶硅。

若后续去除第一伪栅介质层1310而形成第一凹槽，去除第二伪栅介质层1340而形成第二凹槽，那么形成第一凹槽和第二凹槽后，第一伪栅介质层1310构成第一栅介质层，第二伪栅介质层1340构成第二栅介质层，故需要第一伪栅介质层1310和第二伪栅介质层1340的材料为高k介质材料(k大于3.9)。

若后续去除第一伪栅介质层1310和第一伪栅电极层1320而形成第一凹槽，去除第二伪栅介质层1340和第二伪栅电极层1350而形成第二凹槽，在形成第一凹槽和第二凹槽后，会在第一凹槽的底部和侧壁形成第一栅介质层，在第二凹槽的底部和侧壁形成第二栅介质层。那么第一伪栅介质层1310和第 二伪栅介质层1340的材料为氧化硅。

后续以去除第一伪栅介质层1310和第一伪栅电极层1320而形成第一凹槽，去除第二伪栅介质层1340和第二伪栅电极层1350而形成第二凹槽为示例进行说明。

继续参考图9，在所述第一伪栅极结构1300两侧的第一鳍部1210中形成第一源漏区1130；在所述第二伪栅极结构1330两侧的第二鳍部1220中形成第二源漏区1140；形成所述第一源漏区1130和第二源漏区1140后，在所述基底上形成覆盖第一伪栅极结构1300侧壁和第二伪栅极结构1330侧壁的第一层间介质层1400。

本实施例中，在形成第一源漏区1130和第二源漏区1140之前，还在第一伪栅极结构1300两侧侧壁形成第一侧墙1110，在第二伪栅极结构1330两侧侧壁形成第二侧墙1120；然后在第一伪栅极结构1300和第一侧墙1110两侧的第一鳍部1210中形成第一源漏区1130，在第二伪栅极结构1330和第二侧墙1120两侧的第二鳍部1220中形成第二源漏区1140；之后在基底上形成覆盖第一侧墙1110侧壁和第二侧墙1120侧壁的第一层间介质层1400。在其它实施例中，可以不形成第一侧墙和第二侧墙。

由于第一区域中形成的晶体管为n型，所以第一源漏区1130的材料为掺杂n型离子的碳硅；由于第二区域的晶体管为p型，所以第二源漏区1140的材料为掺杂p型离子的锗硅。

第一层间介质层1400的材料包括氧化硅或者碳氧化硅。

参考图10，去除伪栅极结构(参考图9)，形成开口。

具体的，去除第一伪栅极结构1300，形成第一开口1410；去除第二伪栅极结构1330，形成第二开口1420。第一开口1410和第二开口1420构成开口。

去除第一伪栅极结构1300和第二伪栅极结构1330的工艺参照去除伪栅极结构230的工艺，不再详述。

第一开口1410和第二开口1420贯穿第一层间介质层1400。

本实施例中，所述第一开口1410暴露出部分第一鳍部1210的表面和第 一区域部分隔离结构的表面；所述第二开口1420暴露出部分第二鳍部1220的表面和第二区域部分隔离结构的表面。

参考图11，在所述第一开口1410(参考图10)中形成位于第一开口1410侧壁和底部的第一栅介质层1500、位于第一栅介质层1500上的第一功函数层1510、位于第一功函数层1510上的第一阻挡层1502和位于第一阻挡层1502上的第一栅电极层1520；在第二开口1420(参考图10)中形成位于第二开口1420侧壁和底部的第二栅介质层1530、位于第二栅介质层1530上的第二功函数层1540、位于第二功函数层1540上的第二阻挡层1504和位于第二阻挡层1504上的第二栅电极层1550。

需要说明的是，在形成第一栅介质层1500、第二栅介质层1530、第一功函数层1510、第二功函数层1540、第一阻挡层1502、第二阻挡层1504、第一栅电极层1520和第二栅电极层1550之前，还可以在所述第一开口1410的底部形成第一界面层1501，在所述第二开口1420的底部形成第二界面层1503。所述第一界面层1501和第二界面层1503的材料为氧化硅。

第一栅介质层1500和第二栅介质层1530构成栅介质层，第一功函数层1510和第二功函数层1540构成功函数层，第一阻挡层1502和第二阻挡层1504构成阻挡层，第一栅电极层1520和第二栅电极层155构成栅电极层。

由于第一鳍式场效应晶体管和第二鳍式场效应晶体管的类型相反，故第一功函数层1510的功函数值和第二功函数层1540的功函数值不同。

具体的，在第一开口1410侧壁和底部、第二开口1420侧壁和底部、第一侧墙1110和第二侧墙1120的顶部表面、以及第一层间介质层1400的顶部表面形成栅介质材料层(未图示)；形成覆盖所述栅介质材料层的第一功函数材料层(未图示)；去除第一区域的第一功函数材料层，保留第二区域的第一功函数材料层；去除第一区域的第一功函数材料层后，形成覆盖第一区域和第二区域的第二功函数材料层(未图示)；形成覆盖第二功函数材料层的第三功函数层；形成覆盖第三功函数材料层的阻挡材料层；形成覆盖所述阻挡材料层的栅电极材料层；去除高于第一层间介质层1400顶部表面的栅介质材料层、第一功函数材料层、第二功函数材料层、第三功函数材料层、阻挡材料 层和栅电极材料层。从而在第一开口1410中形成第一栅介质层1500、第一功函数层1510、第一阻挡层1502和第一栅电极层1520，在第二开口1420中形成第二栅介质层1530、第二功函数层1540、第二阻挡层1504和第二栅电极层1550。

需要说明的是，第一开口1410中的第二功函数材料层和第三功函数层构成第一功函数层1510，第二开口1420中的第一功函数材料层、第二功函数材料层和第三功函数层构成第二功函数层1540。第一栅介质层1500和第二栅介质层1530对应栅介质材料层；第一阻挡层1502和第二阻挡层1504对应阻挡材料层；第一栅电极层1520和第二栅电极层1550对应栅电极材料层。

所述第一栅介质层1500和第二栅介质层1530的材料为高k介质材料(k大于3.9)，如hfo2、la2o3、hfsion、hfalo2、zro2、al2o3、la2o3、hfsio4。

所述第一功函数材料层、第二功函数材料层、第三功函数材料层的材料可以为ti、ta、tin、tan、tial、tasin、tisin、tialn或taaln。另外，所述第一功函数材料层和第二功函材料层的材料相同，且与第三功函数材料层的材料不同。本实施例中，第一功函数材料层和第二功函数材料层的材料为tin；第三功函数材料层的材料为tial。

所述第一阻挡层1502和第二阻挡层1504的材料为tin、tac、tan、hfn或zrn。所述第一阻挡层1502能够阻挡第一栅电极层1520中原子扩散至第一层间介质层1400和第一栅介质层1500中，第二阻挡层1504能够阻挡第二栅电极层1550中原子扩散至第一层间介质层1400和第二栅介质层1530中。

所述第一栅电极层1520和第二栅电极层1550的材料为al、cu、ag、au、ni、ti、w、wn或wsi。

接着，去除第一栅电极层1520两侧侧壁的第一功函数层1510和第一阻挡层1502，形成第一凹槽；去除第二栅电极层1550两侧侧壁的第二功函数层1540和第二阻挡层1504，形成第二凹槽。

去除第一栅电极层1520两侧侧壁的第一功函数层1510和第一阻挡层1502的工艺、以及去除第二栅电极层1550两侧侧壁的第二功函数层1540和第二阻挡层1504的工艺为各向异性干刻工艺或者湿法刻蚀工艺。

可以同时形成第一凹槽和第二凹槽，也可以在不同步骤中分别形成第一凹槽和第二凹槽。

本实施例中，参考图12，以去除第一栅电极层1520两侧侧壁的部分第一功函数层1510和部分第一阻挡层1502、去除第二栅电极层1550两侧侧壁的部分的第二功函数层1540和部分第二阻挡层1504为例进行说明，从而在第一区域形成第一凹槽1610，在第二区域形成第二凹槽1620。

在其它实施例中，去除第一栅电极层1520两侧侧壁的全部第一功函数层1510和全部第一阻挡层1502，形成第一凹槽，去除第二栅电极层1550两侧侧壁的全部第二功函数层1540和全部第二阻挡层1504，形成第二凹槽。

需要说明的是，在其它实施例中，可以不形成第一阻挡层和第二阻挡层，那么只需去除所述第一栅电极层两侧侧壁的第一功函数层而形成第一凹槽，只需去除第二栅电极层两侧侧壁的第二功函数层而形成第二凹槽。

当没有形成第一阻挡层和第二阻挡层时，在一个实施例中，去除所述第一栅电极层两侧侧壁的部分第一功函数层而形成第一凹槽，去除所述第二栅电极层两侧侧壁的部分第二功函数层而形成第二凹槽；在另一个实施例中，去除所述第一栅电极层两侧侧壁的全部第一功函数层而形成第一凹槽，去除所述第二栅电极层两侧侧壁的全部第二功函数层而形成第二凹槽。

接着，参考图13，在所述第一凹槽1610中形成第一保护层1710；在所述第二凹槽1620中形成第二保护层1720。

第一保护层1710和第二保护层1720构成保护层。形成第一保护层1710和第二保护层1720的工艺参照形成保护层270的工艺，不再详述。

第一保护层1710的电导率小于第一功函数层1510的电导率，第二保护层1720的电导率小于第二功函数层1540的电导率。第一保护层1710和第二保护层1720的材料为氮化硅、氧化硅、氮氧化硅或碳化硅。

第一保护层1710位于第一栅电极层1520两侧侧壁，且位于第一功函数层1510和第一阻挡层1502的顶部表面，第二保护层1720位于第二栅电极层1550两侧侧壁，且位于第二功函数层1540和第二阻挡层1504的顶部表面。

在其它实施例中，当没有形成第一阻挡层和第二阻挡层时，所述第一保护层位于第一栅电极层两侧侧壁，且位于第一功函数层的顶部表面，所述第二保护层位于第二栅电极层两侧侧壁，且位于第二功函数层的顶部表面。

接着，形成覆盖所述第一层间介质层1400、第一栅介质层1500、第二栅介质层1530、第一保护层1710、第二保护层1720、第一栅电极层1520和第二栅电极层1550的第二层间介质层(未图示)。

所述第二层间介质层还覆盖第一侧墙1110和第二侧墙1120。

若第二层间介质层的材料和第一保护层1710、第二保护层1720的材料相同，可以在同一个沉积步骤中同时形成第二层间介质层、第一保护层1710、第二保护层1720，简化了工艺。

形成第二层间介质层后，在第一区域形成贯穿所述第二层间介质层和第一层间介质层1400的第一通孔(未图示)，所述第一通孔暴露出第一栅介质层1500、第一功函数层1510、第一阻挡层1502、第一保护层1710和第一栅电极层1520两侧的基底表面；具体的，所述第一通孔暴露出第一源漏区1130的表面；

在第二区域形成贯穿所述第二层间介质层和第一层间介质层1400的第二通孔(未图示)，所述第二通孔暴露出第二栅介质层1530、第二功函数层1540、第二阻挡层1504、第二保护层1720和第二栅电极层1550两侧的基底表面；具体的，所述第二通孔暴露出第二源漏区1140的表面。

形成所述第一通孔和第二通孔后，在所述第一通孔中形成第一导电插塞；在所述第二通孔中形成第二导电插塞。

由于在第一凹槽中形成了第一保护层，在第二凹槽中形成了第二保护层，使得第一保护层替代了第一栅电极层两侧侧壁的第一功函数层，第二保护层替代了第二栅电极层两侧侧壁的第二功函数层。使得第一栅电极层和第一导电插塞之间的材料包括第一层间介质层和第一保护层，第二栅电极层和第二导电插塞之间的材料包括第一层间介质层和第二保护层。由于第一保护层的电导率小于第一功函数层的电导率，第二保护层的电导率小于第二功函数层的电导率，使第一保护层的绝缘性优于第一功函数层的绝缘性，第二保护层 的绝缘性优于第二功函数层的绝缘性。从而使得第一栅电极层和第一导电插塞之间的材料的绝缘性提高，第二栅电极层和第二导电插塞之间的绝缘性提高。从而更好的隔离了第一栅电极层和第一导电插塞，更好的隔离了第二栅电极层和第二导电插塞。从而提高了晶体管的电学性能。

另外，仅去除了第一栅电极层两侧侧壁的第一功函数层，以及第二栅电极层两侧侧壁的第二功函数层，而第一栅电极层底部的第一功函数层没有发生变化，第二栅电极层底部的第二功函数层没有发生变化。而影响第一区域的晶体管的阈值电压大小的第一功函数层中的区域位于第一栅电极层底部，故第一区域的晶体管的阈值电压不会受到影响。影响第二区域的晶体管的阈值电压大小的第二功函数层中的区域位于第二栅电极层底部，故第二区域的晶体管的阈值电压不会受到影响。

相应的，本发明另一实施例提供了一种由上述方法形成的晶体管，参考图13，包括：

基底，所述基底包括第一区域(i区域)和第二区域(ⅱ区域)；第一层间介质层1400，位于所述基底表面；

开口，贯穿第一层间介质层1400，所述开口包括位于第一区域的第一开口1410(参考图10)和位于第二区域的第二开口1420(参考图10)；

功函数层，所述功函数层包括第一功函数层1510和第二功函数层1540，第一功函数层1510位于第一开口1410的底部和部分侧壁，第二功函数层1540位于第二开口1420的底部和部分侧壁；

栅电极层，所述栅电极层包括第一栅电极层1520和第二栅电极层1550，所述第一栅电极层1520位于第一开口1410中，且位于第一功函数层1510上，第二栅电极层1550位于第二开口1420中，且位于第二功函数层1540上；

保护层，所述保护层包括第一保护层1710和第二保护层1720，第一保护层1710位于第一栅电极层1520两侧侧壁，且位于第一功函数层1510的顶部表面，第二保护层1720位于第二栅电极层1550两侧侧壁，且位于第二功函数层1540的顶部表面。

所述基底包括半导体衬底1000和位于半导体衬底1000表面的鳍部。所 述鳍部包括位于第一区域的第一鳍部1210和位于第二区域的第二鳍部1220。

所述第一开口1410暴露出部分第一鳍部1210的顶部表面和侧壁；第二开口1420暴露出部分第二鳍部1220的顶部表面和侧壁。

所述第一保护层1710和第二保护层1720的材料为氮化硅、氧化硅、氮氧化硅或碳化硅。

所述第一保护层1710的电导率小于第一功函数层1510的电导率，所述第二保护层1720的电导率小于第二功函数层1540的电导率。

所述第一保护层1710位于第一栅电极层1520两侧部分侧壁或者位于第一栅电极层1520两侧全部侧壁；所述第二保护层1720位于第二栅电极层1550两侧部分侧壁或者位于第二栅电极层1550两侧全部侧壁。

在所述第一功函数层1510和第一区域的基底之间、以及第一功函数层1510和第一层间介质层1400之间还形成有第一栅介质层1500，在第二功函数层1540和第二区域的基底之间、以及第二功函数层1540和第一层间介质层1400之间还形成有第二栅介质层1530。在其它实施例中，在第一功函数层和所述第一区域的基底之间形成有第一栅介质层，在第二功函数层和第二区域的基底之间形成有第二栅介质层。

在第一栅介质层1400和第一区域的基底之间还具有第一界面层1501，在第二栅介质层1530和第二区域的基底之间还具有第二界面层1503。在其它实施例中，可以没有第一界面层1501和第二界面层1503。

所述晶体管还可以包括阻挡层，所述阻挡层包括第一阻挡层1502和第二阻挡层1504，第一阻挡层1502位于第一功函数层1510和第一栅电极层1520之间，第二阻挡层1504位于第二功函数层1540和第二栅电极层1550之间。

由于晶体管包括第一阻挡层1502和第二阻挡层1504，第一保护层1710位于第一栅电极层1520两侧侧壁，且位于第一功函数层1510和第一阻挡层1502的顶部表面，第二保护层1720位于第二栅电极层1550两侧侧壁，且位于第二功函数层1540和第二阻挡层1504的顶部表面。

所述晶体管还包括：

第一侧墙1110，位于第一区域的第一层间介质层1400和第一功函数层1510之间，具体的，第一侧墙1110位于第一层间介质层1400和第一栅介质层1500之间；第二侧墙1120，位于第二区域的第一层间介质层1400和第二功函数层1540之间，具体的，第二侧墙1120位于第一层间介质层1400和第二栅介质层1530之间；

第一源漏区1130，位于第一栅介质层1500、第一功函数层1510、第一保护层1710、第一阻挡层1502、第一栅电极层1520和第一侧墙1110的两侧的第一鳍部1210中；第二源漏区1140，位于第二栅介质层1530、第二功函数层1540、第二保护层1720、第二阻挡层1504、第二栅电极层1550和第二侧墙1120两侧的第二鳍部1220中；

第二层间介质层(未图示)，覆盖第一层间介质层1400、第一侧墙1110、第二侧墙1120、第一栅介质层1500、第二栅介质层1530、第一保护层1710、第二保护层1720、第一栅电极层1520和第二栅电极层1550；

第一导电插塞(未图示)，贯穿第一区域的第一层间介质层240和第二层间介质层，位于第一源漏区1130上；第二导电插塞(未图示)，贯穿第二区域的第一层间介质层240和第二层间介质层，位于第二源漏区1140上。

本发明另一实施例中提供的晶体管，第一栅电极层的侧壁具有第一保护层，且第一保护层位于第一功函数层的顶部表面，第二栅电极层的侧壁具有第二保护层，且第二保护层位于第二功函数层的顶部表面。由于所述第一保护层的电导率小于所述第一功函数层的电导率，使得第一保护层的绝缘性优于第一功函数层的绝缘性；由于所述第二保护层的电导率小于所述第二功函数层的电导率，使得第二保护层的绝缘性优于第二功函数层的绝缘性。提高了第一导电插塞和第一栅电极层之间的隔离性能，提高了第二导电插塞和第二栅电极层之间的隔离性能。从而提高了晶体管的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。