半导体装置的制作方法

技术领域

本公开的实施例涉及一种半导体装置及其制造方法。

背景技术：

MOS晶体管的特征尺寸的减小已导致栅极长度和沟道长度的减小。期望增大栅极和沟道之间的电容，并提高MOS晶体管的操作特性。

氧化硅膜被广泛用于栅极绝缘膜，但是随着氧化硅膜厚度的减小，在电性质方面会有物理限制。因此，具有高介电常数的高k介电膜可以代替氧化硅膜。高k介电膜可以减少栅电极与沟道区之间的漏电流，同时保持薄的等效氧化物膜厚度。

此外，用作栅极材料的多晶硅具有比许多金属大的电阻。因此，金属栅电极可以代替多晶硅栅电极。

技术实现要素：

实施例涉及一种半导体装置，所述半导体装置包括：第一沟槽和第二沟槽；衬里图案，分别沿着第一沟槽和第二沟槽的侧表面的一部分并沿着第一沟槽和第二沟槽的底表面；逸出功金属，分别在第一沟槽和第二沟槽中并在衬里图案上；第一阻挡金属，在第一沟槽中并在逸出功金属上，并具有第一厚度；第二阻挡金属，在第二沟槽中并在逸出功金属上，并具有比第一厚度厚的第二厚度；以及第一填充金属，在第一阻挡金属上。

实施例还涉及一种半导体装置，所述半导体装置包括：第一沟槽和第二沟槽；衬里图案，分别沿着第一沟槽和第二沟槽的侧表面的一部分并沿着第一沟槽和第二沟槽的底表面；逸出功金属，分别在第一沟槽和第二沟槽中并在衬里图案上；阻挡金属，在第一沟槽和第二沟槽中并在逸出功金属上；填充金属，在阻挡金属上，其中，第一沟槽中的填充金属的体积比第二沟槽中的填充金属的体积大。

实施例还涉及一种半导体装置，所述半导体装置包括在基底上彼此相邻的第一栅极和第二栅极。第一栅极可包括U形的第一衬里图案、在第一衬里图案上的第一逸出功金属、在第一逸出功金属上并具有比第一衬里图案的上表面高的下表面的第一阻挡金属和在第一阻挡金属上的第一填充金属。第二栅极可包括U形的第二衬里图案、在第二衬里图案上的第二逸出功金属和在第二逸出功金属上并具有比第二衬里图案的上表面高的下表面的第二阻挡金属。

附图说明

通过参照附图详细地描述示例实施例，特征对于本领域技术人员而言将变得明显，其中：

图1示出根据一些示例实施例的为了解释半导体装置而提供的剖视图；

图2示出根据一些示例实施例的为了解释半导体装置的阈值电压而提供的图示；

图3示出根据一些示例实施例的为了解释半导体装置而提供的剖视图；

图4示出根据一些示例实施例的为了解释半导体装置而提供的剖视图；

图5示出根据一些示例实施例的为了解释半导体装置而提供的剖视图；

图6示出根据一些示例实施例的为了解释半导体装置而提供的剖视图；

图7示出根据一些示例实施例的为了解释半导体装置而提供的剖视图；

图8示出根据一些示例实施例的为了解释半导体装置而提供的剖视图；

图9示出根据一些示例实施例的为了解释半导体装置而提供的图示；

图10至图21示出了视图，这些视图示出了根据一些示例实施例的为了解释制造半导体装置的方法而提供的中间制造步骤；

图22和图23示出了视图，这些视图示出了根据一些示例实施例的为了解释制造半导体装置的方法而提供的中间制造步骤；和

图24示出根据一些示例实施例的包括半导体装置的电子系统的框图。

具体实施方式

在下文中，现在将参照附图更充分地描述示例实施例；然而，示例实施例可以以不同形式实施，而不应该被解释为局限于在此阐述的实施例。相反，提供这些实施例，以使得本公开将是彻底的和完整的，并将把示例性实施方式充分地传达给本领域技术人员。

在附图中，为了示出的清楚起见，可以夸大层和区域的尺寸。同样的附图标记始终表示同样的元件。

将理解的是，当元件或层被称作“连接到”或“结合到”另一元件或层时，该元件或层可以直接连接到或结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。

还将理解的是，当层被称作在另一层或基底“上”时，该层可以直接在另一层或基底上，或者也可以存在中间层。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。

将理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应该受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。因此，例如，在不脱离本公开的教导的情况下，下面讨论的第一元件、第一组件或第一部分可被称作第二元件、第二组件或第二部分。

除非在这里另外指出或者明确地与上下文矛盾，否则在本公开的语境中(尤其在权利要求的语境中)术语“一个(种)”和“所述(该)”以及类似指示语的使用将被解释为覆盖单数和复数两者。除非另外指明，否则术语“包括”、“具有”、“包含”和“含有”将被解释为开放式术语(即，意指“包括，但不限于”)。

除非另外定义，否则在这里使用的所有技术术语和科学术语具有与本发明所属领域的普通技术人员通常所理解的意思相同的意思。注意的是，除非另外说明，否则在这里提供的任意和全部示例或示例术语的使用仅意图更好地说明本发明，而不是对本发明的范围的限制。此外，除非另外定义，否则不可以过度解释在通用字典中定义的所有术语。

在下文中，将参照图1和图2描述根据示例实施例的半导体装置。

图1是根据一些示例实施例的为了解释半导体装置而提供的剖视图，图2是根据一些示例实施例的为了解释半导体装置的阈值电压而提供的图示。

参照图1和图2，根据示例实施例的半导体装置包括基底10、器件隔离膜11、层间绝缘膜20、间隔件21和22、高k介电膜31和32、衬里图案41和42、逸出功金属(work function metal，或称为“功函数金属”)51和52、阻挡金属(barrier metal)61和62、填充金属71和72以及覆盖图案81和82。

基底10可以是例如体硅或绝缘体上硅(SOI)。在另一个实施方式中，基底10可以是硅基底，或可以包括诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它物质。在另一个实施方式中，基底10可以是其上形成有外延层的基体基底。

基底10可以包括第一区I和第二区II。第一区I和第二区II可以彼此连接或彼此分开。例如，第一区I可以是形成有N型晶体管的NFET区，第二区II可以是形成有P型晶体管的PFET区，反之亦然，尽管示例实施例不限于此。例如，第一区I和第二区II可以都为NFET区或PFET区。

根据示例实施例的基底10不仅可以包括平面晶体管，而且还可以包括鳍型图案或线型图案晶体管。在这种情况下，鳍型图案可以包括诸如以硅或锗为例的元素半导体材料。此外，基底10可以包括诸如以IV-IV族化合物半导体或III-V族化合物半导体为例的化合物半导体。

例如，以IV-IV族化合物半导体为例，鳍型图案可以是包括碳(C)、硅(Si)、锗(Ge)或锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者是掺杂有IV族元素的上述二元或三元化合物。

以III-V族化合物半导体为例，鳍型图案可以是通过作为III族元素的铝(Al)、镓(Ga)或铟(In)中的一种或更多种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种的组合形成的二元化合物、三元化合物和四元化合物中的一种。

器件隔离膜11可以限定基底10的有源区。因此，不同的有源区可以被器件隔离膜11分开。根据示例实施例，基底10的第一区I和第二区II可以被器件隔离膜11彼此分开。

器件隔离膜11可以包括绝缘膜。例如，器件绝缘膜11可以包括例如氧化硅、氮化硅、氮氧化硅或介电常数比氧化硅小的低k介电材料中的一种或更多种。例如，低k介电材料可以包括可流动氧化物(FOX)、Tonen silazen(TOSZ)、未掺杂的硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双-苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。

层间绝缘膜20可以形成在基底10和器件隔离膜11上。层间绝缘膜20可以包括在第一区I中的第一沟槽T1和在第二区II中的第二沟槽T2。层间绝缘膜20可以通过堆叠两个或更多个绝缘膜而形成。如所示出的，第一间隔件21和第二件间隔件22可以分别形成在第一沟槽T1和第二沟槽T2的侧壁上，基底10可以设置在第一沟槽T1和第二沟槽T2的底表面上。然而，示例实施例不限于上面给出的示例。

例如，层间绝缘膜20可以包括例如氧化硅、氮化硅、氮氧化硅或介电常数比氧化硅小的低k介电材料中的一种或更多种。

第一间隔件21可以形成第一沟槽T1的侧壁。例如，第一间隔件21可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、二氧化硅(SiO₂)、氧碳氮化硅(SiOCN)或它们的组合中的一种或更多种。

第二间隔件22可以形成第二沟槽T2的侧壁。例如，第二间隔件22可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、二氧化硅(SiO₂)、氧碳氮化硅(SiOCN)或它们的组合中的一种或更多种。

第一高k介电膜31可以沿着第一沟槽T1的侧壁和底表面共形地形成。第一高k介电膜31可以完全地覆盖第一沟槽T1的侧壁。因此，第一高k介电膜31的上表面的最上部的高度可以与第一间隔件21的上表面的高度相同。然而，示例实施例不限于上面给出的示例。

第二高k介电膜32可以沿着第二沟槽T2的侧壁和底表面共形地形成。第二高k介电膜32可以完全地覆盖第二沟槽T2的侧壁。因此，第二高k介电膜32的上表面的最上部的高度可以与第二间隔件22的上表面的高度相同。然而，示例实施例不限于上面给出的示例。

第一高k介电膜31和第二高k介电膜32可以包括具有比氧化硅膜的介电常数高的介电常数的高k介电材料。例如，高k介电膜31、32可以包括从HfSiON、HfO₂、ZrO₂、Ta₂O₅、TiO₂、SrTiO₃、(Ba,Sr)TiO₃等的组中选择的材料。这样的高k介电膜31、32可以根据意图形成的装置的类型而形成为合适的厚度。

尽管图1中没有示出，但是在一些示例实施例中，在高k介电膜31、32与基底10之间可以包括界面膜。界面膜可以沿着沟槽T1、T2的底表面形成。界面膜可以起到防止基底10与高k介电膜31、32之间的缺陷界面的作用。界面膜可以包括诸如氧化硅膜(k为大约4)或氮氧化硅膜(根据氧元素和氮元素的含量，k为大约4至8)的介电常数(k)为9或更低的低介电材料层。在另一个实施方式中，界面膜可以由硅酸盐或上面列举的膜的组合形成。

第一衬里图案41可以形成在第一沟槽T1中。第一衬里图案41可以形成在第一高k介电膜31上。第一衬里图案41可以沿着第一高k介电膜31的上表面形成。第一高k介电膜31的上表面可以沿着第一沟槽T1的底表面和侧表面形成，因此，第一衬里图案41也可以具有这样的形状，其沿着第一沟槽T1的底表面和侧表面形成。

第一衬里图案41可以仅覆盖第一高k介电膜31的上表面的一部分。因此，第一衬里图案41可以仅沿着第一沟槽T1的侧表面的一部分形成。因此，第一衬里图案41可以形成为U形，但是第一衬里图案41的上表面的最上部可以低于第一高k介电膜31的上表面的最上部形成。

第二衬里图案42可以形成在第二沟槽T2中。第二衬里图案42可以形成在第二高k介电膜32上。第二衬里图案42可以沿着第二高k介电膜32的上表面形成。第二高k介电膜32的上表面可以沿着第二沟槽T2的底表面和侧表面形成，因此，第二衬里图案42也可以具有这样的形状，其沿着第二沟槽T2的底表面和侧表面形成。

第二衬里图案42可以仅覆盖第二高k介电膜32的上表面的一部分。因此，第二衬里图案42可以仅沿着第二沟槽T2的侧表面的一部分形成。因此，第二衬里图案42可以形成为U形，但是第二衬里图案42的上表面的最上部可以低于第二高k介电膜32的上表面的最上部形成。

第一衬里图案41和第二衬里图案42可以包括例如TiN、TaC、TaN、TiSiN、TaTiN或TaSiN中的一种或更多种。

第一衬里图案41和第二衬里图案42可以形成为彼此相同的形状。这里使用的表述“相同”表示通过同一工艺形成，还指包含微小差别的概念。

第一衬里图案41可以包括第一下衬里图案41a和第一上衬里图案41b。第一下衬里图案41a可以共形地形成在第一高k介电膜31上，第一上衬里图案41b可以共形地形成在第一下衬里图案41a上。第一下衬里图案41a和第一上衬里图案41b可以通过同一工艺被蚀刻，使得它们的上表面的最上部具有彼此相同的水平。

例如，第一下衬里图案41a可以包括TiN，并可以根据意图形成的装置的类型而形成为合适的厚度。例如，第一上衬里图案41b可以包括TaN，并可以根据意图形成的装置的类型而形成为合适的厚度。如图1所示，第一下衬里图案41a和第一上衬里图案41b可以彼此独立，但是所述两个图案可形成为单个膜。

第二衬里图案42可以包括第二下衬里图案42a和第二上衬里图案42b。第二下衬里图案42a可以共形地形成在第二高k介电膜32上，第二上衬里图案42b可以共形地形成在第二下衬里图案42a上。第二下衬里图案42a和第二上衬里图案42b可以通过同一工艺被蚀刻，使得它们的上表面的最上部具有彼此相同的水平。

例如，第二下衬里图案42a可以包括TiN，并可以根据意图形成的装置的类型而形成为合适的厚度。例如，第二上衬里图案42b可以包括TaN，并可以根据意图形成的装置的类型而形成为合适的厚度。

第一逸出功金属51可以形成在第一沟槽T1中，以部分地填充第一沟槽T1。第一逸出功金属51可以形成在第一高k介电膜31和第一衬里图案41上。第一逸出功金属51可以形成为覆盖第一衬里图案41的上表面。如所示出的，第一逸出功金属51可以形成为T形。因此，第一逸出功金属51的侧表面的下部可以接触第一衬里图案41，但是第一逸出功金属51的侧表面的上部可以接触第一高k介电膜31。

第二逸出功金属52可以形成在第二沟槽T2中，以部分地填充第二沟槽T2。第二逸出功金属52可以形成在第二高k介电膜32和第二衬里图案42上。第二逸出功金属52可以形成为覆盖第二衬里图案42的上表面。如所示出的，第二逸出功金属52可以形成为T形。因此，第二逸出功金属52的侧表面的下部可以接触第二衬里图案42，但是第二逸出功金属52的侧表面的上部可以接触第二高k介电膜32。

第一逸出功金属51和第二逸出功金属52可以具有相同的形状，并可以包括彼此相同的材料。在这种情况下，第一逸出功金属51和第二逸出功金属52起到调整晶体管的逸出功的作用。第一逸出功金属51和第二逸出功金属52可以是例如N型逸出功金属、P型逸出功金属或它们的组合。第一逸出功金属51和第二逸出功金属52可以是从例如TiN、TaN、TiAl、TiAlN、TaC、TiC和HfSi的组选择的材料。

第一阻挡金属61可以形成在第一沟槽T1中，以部分地填充第一沟槽T1。第一阻挡金属61可以沿着第一沟槽T1的侧壁的一部分并沿着第一逸出功金属51的上表面共形地形成。第一阻挡金属61可以包括随后将被第一填充金属71填充的凹陷。关于形成凹陷的进一步的细节在下文阐述。第一阻挡金属61可以包括例如Ti、Ta、TiN、TaN、TiTaN或TiTaCN中的一种或更多种。

第二阻挡金属62可以形成在第二沟槽T2中，以部分地填充第二沟槽T2。第二阻挡金属62可以沿着第二沟槽T2的侧壁的一部分并沿着第二逸出功金属52的上表面共形地形成。第二阻挡金属62可以包括随后将被第二填充金属72填充的凹陷。关于形成凹陷的进一步的细节在下文阐述。第二阻挡金属62可以包括例如Ti、Ta、TiN、TaN、TiTaN或TiTaCN中的一种或更多种。

第一填充金属71可以填充(例如，完全地填充)第一阻挡金属61中的凹陷。第一填充金属71可以形成在第一阻挡金属61上。第一填充金属71的上表面的高度可以与第一阻挡金属61的上表面的最上部的高度在相同的水平上。

第二填充金属72可以填充(例如，完全地填充)第二阻挡金属62中的凹陷。第二填充金属72可以形成在第二阻挡金属62上。第二填充金属72的上表面的高度可以与第二阻挡金属62的上表面的最上部的高度在相同的水平上。

填充金属71、72可以包括例如W、WN、Al、AlF、Ru或Co中的一种或更多种。在本示例实施例中，填充金属71、72是具有比诸如TiN的氮化物的电阻低的电阻的材料，并可以有助于形成晶体管的栅电极的低电阻。

第一阻挡金属61的厚度(B1)可以比第二阻挡金属62的厚度(B2)薄。厚度B1和B2可以在高度方向上确定。第一填充金属71的厚度(F1)可以比第二填充金属72的厚度(F2)厚。厚度F1和F2可以在高度方向上确定。第一阻挡金属61和第一填充金属71占据的面积和/或体积可以与第二阻挡金属62和第二填充金属72占据的面积和/或体积相同。例如，高度之和B1+F1可以与B2+F2相同。在实施方式中，随着阻挡金属61、62变得相对更薄，填充金属71、72可以变得相对更厚。例如，填充金属71和阻挡金属61的组合厚度可基本上等于填充金属72和阻挡金属62的组合厚度。

参照图2，在本示例实施例中，晶体管的阈值电压可以随着阻挡金属61、62的厚度B1、B2变得更厚而增大。在图2中，水平轴代表相对于阻挡金属61、62的厚度B1和厚度B2的PMOS晶体管的栅极电压，竖直轴代表根据阻挡金属61、62的厚度B1和厚度B2的PMOS晶体管的栅极方向上的电容。

当阻挡金属61、62的厚度由B1增大到B2时，平带电压可以升高，从而导致阈值电压的增大。因此，阈值电压可以根据阻挡金属61、62的厚度B1、B2的厚度调整而调整。

逸出功金属51、52内的调整材料可以与填充金属71、72的前体材料(precursor material)结合。因此，用于沉积填充金属71、72而形成的前体材料可以穿过阻挡金属61、62以与逸出功金属51、52内的调整材料相结合。前体材料与逸出功金属51、52内的调整材料的这种结合可以引起晶体管的阈值电压改变。

例如，逸出功金属51、52可以包括逸出功金属51、52内的逸出功调整材料，晶体管的阈值电压可以根据这样的调整材料的活化程度而变化。由于如上所述，逸出功金属51、52的调整材料与填充金属71、72的前体结合，所以逸出功金属51、52的调整材料的活化程度可以被调整。因此，随着在填充金属71、72的前体与逸出功金属51、52的调整材料之间有更多的结合，阈值电压的调整可以更小。

因此，阻挡金属61、62的厚度B1、B2可以用于调整填充金属71、72的前体与逸出功金属51、52的调整材料之间的结合程度。因此，随着阻挡金属61、62的厚度B1、B2变得更厚，将会使填充金属71、72的前体与逸出功金属51、52的调整材料的彼此结合更加困难。因此，对于PFET，随着阻挡金属61、62的厚度B1、B2变得更厚，将会使填充金属71、72的前体与逸出功金属51、52的调整材料的结合更加困难，导致逸出功金属51、52的更强的调整。因此，阈值电压可以相对地增大。相反，对于NFET，阈值电压可以减小。

随着阻挡金属61、62的厚度B1、B2变得更薄，将会使填充金属71、72的前体与逸出功金属51、52的调整材料的彼此结合更加容易。因此，对于PFET，随着阻挡金属61、62的厚度变得更薄，将会使填充金属71、72的前体与逸出功金属51、52的调整材料的结合更加容易，导致逸出功金属51、52的更弱的调整。因此，阈值电压可以相对地减小。相反，对于NFET，阈值电压可以增大。

覆盖图案81、82可以形成在阻挡金属61、62和填充金属71、72上。覆盖图案81、82可以填充(例如，完全地填充)第一沟槽T1和第二沟槽T2。覆盖图案81、82的侧表面可以接触高k介电膜31、32。例如，覆盖图案81、82可以包括氮化硅，但是不限于此。

如图1中所示，可以存在第二填充金属72。在其它示例实施例中，可以不包括第二填充金属72，而存在第一填充金属71。因此，在一些示例中，与第一阻挡金属61的厚度B1相比，第二阻挡金属62的厚度B2可以增大，从而不留用于在其中形成第二填充金属72的空间，例如，没有凹陷。例如，厚度F2可以是零，厚度B1与F1的和可以与B2相同。

根据本示例实施例，可以通过调整距高k介电膜31、32的底部相对较远距离的阻挡金属61、62的厚度B1、B2而不是调整距高k介电膜31、32的底部相对较近距离的逸出功金属51、52来精确地调整晶体管的阈值电压。因此，可以防止图案化过程中对高k介电膜31、32的损坏，也可以设定更精确的阈值电压。

在下文中，将参照图3对一些示例实施例进行描述。为了简洁起见，将尽可能简要地提及或者省略与上文参照图1和图2的半导体装置描述的元件或操作重复的元件或操作。

图3是根据一些示例实施例的为了解释半导体装置而提供的剖视图。

参照图3，第一逸出功金属51的厚度W1和第二逸出功金属52的厚度W2可以彼此不同。然而，在其它实施例中，例如，参照图1，第一逸出功金属51的厚度W1可以基本等于第二逸出功金属52的厚度W2。晶体管的阈值电压可以根据逸出功金属51、52的厚度W1、W2和阻挡金属61、62的厚度B1、B2来调整。因此，使用两个可变因素(例如，厚度W1和B1，和/或厚度W2和B2)，可以实现更精确的阈值电压设定。此外，与调整阻挡金属61、62的厚度B1、B2相比，调整逸出功金属51、52的厚度W1、W2可以提供更大的阈值电压变化。因此，可以通过基于逸出功金属51、52的厚度W1、W2执行大致的阈值电压设定，随后执行阻挡金属61、62的厚度B1、B2的额外厚度调整而执行更精确的阈值电压设定。在实施方式中，厚度之和W1+B1+F1可以与厚度之和W2+B2+F2相同，即，基本相等。

在下文中，将参照图4对一些示例实施例进行描述。为了简洁起见，将尽可能简要地提及或者省略与上文参照图1的半导体装置描述的元件或操作重复的元件或操作。

图4是根据一些示例实施例的为了解释半导体装置而提供的剖视图。

参照图4，第一阻挡金属61可以部分地填充第一沟槽T1。在这种情况下，第一阻挡金属61可以是平坦的形状，而不是U形。因此，第一阻挡金属61的上表面可以在同一水平上。因此，第一填充金属71可以形成在第一阻挡金属61上，并具有恒定的厚度F1。

第二阻挡金属62可以部分地填充第二沟槽T2。在这种情况下，第二阻挡金属62可以是平坦的形状，而不是U形。因此，第二阻挡金属62的上表面可以在同一水平上。因此，第二填充金属72可以形成在第二阻挡金属62上，并具有恒定的厚度F2。

根据一些示例实施例，阻挡金属61、62不形成凹陷。因此，填充金属71、72可以使用有助于防止产生气隙并且还有效地填充第一沟槽T1和第二沟槽T2的工艺来形成。因此，可以使加工错误最小化。

在下文中，将参照图5描述一些示例实施例。为了简洁起见，将尽可能简要地提及或者省略与上文参照图1至图4的半导体装置描述的元件或操作重复的元件或操作。

图5是根据一些示例实施例的为了解释半导体装置而提供的剖视图。

参照图5，衬里图案41、42的上表面的最上部与逸出功金属51、52的上表面可以在同一水平上。因此，逸出功金属51、52可以具有具备直的侧表面的形状，而不是T形。

根据示例实施例，通过一次性地执行衬里图案41、42与逸出功金属51、51的图案化，从而减少加工中的废物，并且还使对下面的高k介电膜31、32的损坏最小化，由此可以提供具有增强的性能的半导体装置。

在下文中，将参照图6对一些示例实施例进行描述。为了简洁起见，将尽可能简要地提及或者省略与上文参照图1至图5的半导体装置描述的元件或操作重复的元件或操作。

图6是根据一些示例实施例的为了解释半导体装置而提供的剖视图。

参照图6，逸出功金属51、52可以沿着衬里图案41、42的上表面共形地形成。因此，阻挡金属61、62也可以沿着逸出功金属51、52的上表面共形地形成。接下来，填充金属71、72可以形成为T形以便填充未被阻挡金属61、62填充而留下的部分。

根据示例实施例，由于逸出功金属51、52以相对更薄的厚度形成，因此阻挡金属61、62和填充金属71、72的面积或体积可以相对增大。因此，阈值电压的调整范围可以扩大。

在下文中，将参照图7和图9对一些示例实施例进行描述。为了简洁起见，将尽可能简要地提及或者省略与上文参照图1至图6的半导体装置描述的元件或操作重复的元件或操作。

图7是根据一些示例实施例的为了解释半导体装置而提供的剖视图，图9是根据一些示例实施例的为了解释半导体装置而提供的图示。

参照图7和图9，可以另外包括在第二高k介电膜32上的第一稀土金属膜92。第一稀土金属膜92可以沿着第二高k介电膜32的上表面共形地形成。如图7所示，可以形成第二衬里图案42、第二逸出功金属52、第二阻挡金属62、第二填充金属72和第二覆盖图案82。

第一稀土金属膜92可以包括例如LaO、Y₂O₃或LaSiO中的一种或更多种。参照图9的图示，B3+LaO代表添加有第一稀土金属膜92的晶体管。添加第一稀土金属膜92可以有助于额外地调整阈值电压。

由于可以不仅基于阻挡金属61、62的厚度，还根据第一稀土金属膜92的存在与不存在来调整阈值电压，因此可以用增大的精确度来形成根据示例实施例的半导体装置。

在下文中，将参照图8和图9对一些示例实施例进行描述。为了简洁起见，将尽可能简要地提及或者省略与上文参照图1至图7的半导体装置描述的元件或操作重复的元件或操作。

图8是根据一些示例实施例的为了解释半导体装置而提供的剖视图。

参照图8和图9，基底10包括第一区至第三区I-III。第一区I和第二区II可以不具有存在于其中的第二稀土金属膜93，而第三区III可具有存在于其中的第二稀土金属膜93。

第一区I可以具有形成在其中的第一衬里图案41、第一逸出功金属51、第一阻挡金属61、第一填充金属71和第一覆盖图案81，第二区II可以具有形成在其中的第二衬里图案42、第二逸出功金属52、第二阻挡金属62、第二填充金属72和第二覆盖图案82。第三区III可以具有第三衬里图案43(例如，包括层43a和43b)、第三逸出功金属53、第三阻挡金属63、第三填充金属73、第三覆盖图案83和第二稀土金属膜93。

在这种情况下，第一阻挡金属61的厚度B1、第二阻挡金属62的厚度B2和第三阻挡金属63的厚度B3可以彼此不同或相同。此外，第一填充金属71的厚度F1、第二填充金属72的厚度72和第三填充金属73的厚度F3也可以彼此不同或相同。

参照图9，示出了各自包括阻挡金属61-63(分别具有厚度B1、B2和B3)和第二稀土金属膜93的晶体管的电压电容曲线。因此，可以确定，随着阻挡金属61、62、63的厚度B1、B2、B3变得更厚并且当存在第二稀土金属膜93时，阈值电压可以增大(即，在PFET的示例中)。

在下文，将参照图1和图10至图21解释根据一些示例实施例的制造半导体装置的方法。为了简洁起见，将尽可能简要地提及或者省略与上文描述的半导体装置的元件或操作重复的半导体装置的元件或操作。

图10至图21是示出根据一些示例实施例的为了解释制造半导体装置的方法而提供的中间制造步骤的视图。

参照图10，在基底10上形成虚设栅极绝缘膜24、25和虚设栅电极26、27。

基底10可以包括第一区I和第二区II。第一区I可以具有形成在其中的第一沟槽T1、第一间隔件21、第一虚设栅极绝缘膜24和第一虚设栅电极26。第二区II可以具有形成在其中的第二沟槽T2、第二间隔件22、第二虚设栅极绝缘膜25和第二虚设栅电极27。

虚设栅极绝缘膜24、25可以沿着第一沟槽T1和第二沟槽T2的底表面形成。虚设栅电极26、27可以分别完全地填充第一沟槽T1和第二沟槽T2。

接下来，参照图11，去除虚设栅电极26、27和虚设栅极绝缘膜24、25，并形成预高k介电膜31p、32p、衬里膜41p、42p(可以分别包括层41bp和41ap以及42bp和42ap)以及填充膜45p。

预高k介电膜31p、32p可以沿着第一沟槽T1和第二沟槽T2的底表面和侧表面并沿着层间绝缘膜20的上表面共形地形成。衬里膜41p、42p可以沿着预高k介电膜31p、32p的上表面形成。填充膜45p可以完全地填充第一沟槽T1和第二沟槽T2。

接下来，参照图12，通过部分地去除衬里膜41p、42p和填充膜45p形成衬里图案41p、42p和填充图案45a、45b。

衬里图案41p、42p的上表面的最上部与填充图案45a、45b的上表面可以在同一水平上。如所示出的，衬里图案41p、42p和填充图案45a、45b可以部分地填充第一沟槽T1和第二沟槽T2。

接下来，参照图13，通过去除填充图案45a、45b而形成第一凹陷R1和第二凹陷R2。

可以通过去除在第一沟槽T1中的填充图案45a而形成第一凹陷R1。另外，可以通过去除在第二沟槽T2中的填充图案45b而形成第二凹陷R2。

接下来，参照图14，形成预逸出功金属50p以填充第一沟槽T1和第二沟槽T2。

可以形成预逸出功金属50p以填充第一沟槽T1和第二沟槽T2，并覆盖在第一沟槽T1和第二沟槽T2外部的预高k介电膜31p、32p的上表面。

接下来，参照图15，通过部分地去除预逸出功金属50p而形成逸出功金属51、52。

第一逸出功金属51可以形成在第一沟槽T1中，第二逸出功金属52可以形成在第二沟槽T2中。逸出功金属51、52的上表面可以高于衬里图案41、42的上表面。逸出功金属51、52可以部分地填充第一沟槽T1和第二沟槽T2。

接下来，参照图16，形成第一预阻挡金属60ap、60bp。

第一预阻挡金属60ap、60bp可以共形地沿着逸出功金属51、52的上表面并沿着第一沟槽T1和第二沟槽T2的侧壁形成在第一沟槽T1和第二沟槽T2中。此外，第一预阻挡金属60ap、60bp也可以形成在位于第一沟槽T1和第二沟槽T2外部的层间绝缘膜20上。在这种情况下，在第一区I和第二区II中，第一预阻挡金属60ap、60bp的厚度B0可以相同。

第一预阻挡金属60ap、60bp可以通过例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)或低压化学气相沉积(LPCVD)中的一种或更多种而形成，但不限于此。

接下来，参照图17，在第二区II中形成阻挡膜65。

阻挡膜65在第二区II中可以覆盖第一预阻挡金属60bp，但是在第一区I中可以暴露第一预阻挡金属60ap。阻挡膜65可以通过例如光致抗蚀剂等被图案化。

接下来，参照图18，从第一区I去除第一预阻挡金属60ap，并从第二区II去除阻挡膜65。

因此，在第一区I中可以暴露第一逸出功金属51。相反，在仍然保留第一预阻挡金属60bp的第二区II中，可以不暴露第二逸出功金属52。

接下来，参照图19，形成第二预阻挡金属61p、62p。

可以通过在留下的第一预阻挡金属60bp上额外地沉积预阻挡金属而形成第二预阻挡金属61p、62p。因此，第二预阻挡金属61p、62p可以具有彼此不同的在第一区I中的厚度B1和在第二区II中的厚度B2。

接下来，参照图20，形成预填充金属70p。

预填充金属70p可以完全地填充第一沟槽T1和第二沟槽T2。预填充金属70p可以形成在第二预阻挡金属61p、62p上。因为第二预阻挡金属61p、62p的厚度在第一沟槽T1和第二沟槽T2中变化，所以预填充金属70p也可以在第一沟槽T1和第二沟槽T2中具有不同的面积或体积。

接下来，参照图21，通过部分地去除第二预阻挡金属61p、62p和预填充金属70p而形成阻挡金属61、62和填充金属71、72。

阻挡金属61、62和填充金属71、72可以不完全填充第一沟槽T1和第二沟槽T2。因此，第三沟槽T3可以形成在第一沟槽T1中，第四沟槽T4可以形成在第二沟槽T2中。

接下来，参照图1，形成填充(例如，完全填充)第三沟槽T3和第四沟槽T4的覆盖图案81、82。因此，第一沟槽T1和第二沟槽T2可以被完全地填充。

在下文中，将参照图5、图10、图22和图23解释根据一些示例实施例的制造半导体装置的方法。在下面的描述中，为了简洁起见，将不描述或尽可能简要地描述与上面已经描述的半导体装置和制造半导体装置的方法重复的半导体装置和制造半导体装置的方法。

图22和图23是示出根据一些示例实施例的为了解释制造半导体装置的方法而提供的中间制造步骤的视图。

下文的描述仅参照图22，关于图10的描述将被省略，因为它与上面已经提供的描述相同。参照图22，去除虚设栅电极26、27和虚设栅极绝缘膜24、25，并形成预高k介电膜31、32、衬里膜41p、42p和预逸出功金属50p。

预高k介电膜31、32可以沿着第一沟槽T1和第二沟槽T2的底表面和侧表面并沿着层间绝缘膜20的上表面共形地形成。衬里膜41p、42p可以沿着预高k介电膜31、32的上表面形成。预逸出功金属50p可以完全地填充第一沟槽T1和第二沟槽T2。

接下来，参照图23，通过部分地去除衬里膜41p、42p和预逸出功金属50p而形成衬里图案41p、42p和逸出功金属51、52。

衬里图案41p、42p和逸出功金属51、52可被一次性地图案化，因此具有同一水平的暴露的上表面。衬里图案41p、42p和逸出功金属51、52可以部分地填充第一沟槽T1和第二沟槽T2。

接下来，参照图5，依次形成阻挡金属61、62、填充金属71、72和覆盖图案81、82。

根据示例实施例的制造半导体装置的方法在沟槽内部一次性地执行图案化工艺，因此减少对高k介电膜31、32的损坏和加工中的废物。因此，可以提供最大化的制造工艺效率。

图24是根据一些示例实施例的包括半导体装置的电子系统的框图。

参照图24，根据示例实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储装置1130和/或接口1140可以通过总线1150彼此连接。总线1150与数据传输所经过的路径对应。

控制器1110可以包括例如微处理器、数字信号处理器、微控制器或能执行与上面提到的装置的功能相似的功能的逻辑装置中的一种或更多种。I/O装置1120可以包括小键盘、键盘、显示装置等。存储装置1130可以存储数据和/或命令。接口1140可以执行发送数据到通信网络或从通信网络接收数据的功能。接口1140可以是有线的或无线的。例如，接口1140可以包括天线或有线/无线收发器。尽管未示出，但是电子系统1100可以额外地包括被配置为增强控制器1110的操作的操作存储器，例如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。根据示例实施例的鳍型场效应晶体管(FET)可以设置在存储装置1130内，或设置为控制器1110或I/O装置1120的一部分。

电子系统1100可应用于例如个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或其它电子产品，例如，能够在无线环境中发送和/或接收数据的装置。

如上文描述的，实施例可以提供能够减少对栅电极结构的损坏并且/或者精确地调整阈值电压(Vth)的半导体装置。

实施例还可提供用于制造半导体装置的方法，其中，所述方法可减少对栅电极结构的损坏并且/或者能精确地调整阈值电压(Vth)。

已经在这里公开了示例实施例，虽然使用了特定术语，但是仅以普遍性的和描述性的含义来使用并解释这些术语，而非出于限制的目的。在一些情况下，如截止到本申请提交时的本领域普通技术人员将清楚的，除非另有特别指示，否则结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如在权利要求中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种变化。