SOI衬底、半导体器件及其形成方法与流程

本发明涉及半导体技术领域，特别是涉及一种soi衬底、半导体器件及其形成方法。

背景技术

soi全称为silicon-on-insulator，即绝缘衬底上的硅，该技术是在顶硅层和背衬底之间引入了一层氧化物层。相比于体硅衬底等，soi衬底在器件性能上具有以下优点：减小了寄生电容、具有更低功耗、消除了闩锁效应、抑制了衬底的脉冲电流干扰等。

soi的性能也受到自身结构的影响。由于soi结构中的氧化物层热传导率较低，使得器件产生的热量不能很快通过背衬底释放出去，不断产生的热量很快地在有源区积累，导致soi器件的“自加热效应”尤为明显。soi结构的自加热效应造成器件的饱和驱动电流下降、跨导畸变以及载流子的负微分迁移率形成等，使得soi技术的应用受到一定限制。

“浮体效应”是限制soi技术应用的另一个问题。根据顶硅层厚度与最大耗尽层宽度xdmax的关系，soi期间可分为薄膜全耗尽(fd-soi)器件和厚膜部分耗尽(pdsoi)器件。对于厚膜部分耗尽soi器件，顶硅层厚度大于2xdmax，正、背界面的耗尽层之间存在一块中性区域，由于氧化物层的隔离作用，顶硅层相对于背衬底是处于电学浮空状态，这种浮体结构会给器件特性带来显著的影响，称之为“浮体效应”。浮体效应是soi器件特有的问题，它会引起翘曲效应、寄生双极晶体管效应、反常的亚阈值倾斜、器件的阈值电压漂移等等。浮体效应不仅会降低器件增益、导致器件工作不稳定，还将使漏击穿电压降低、并引起单管闩锁效应，带来较大的关态泄漏电流，导致功耗增加。这些都将限制器件在电路中的应用，尤其使速度与功耗的折中设计变得更为困难。

技术实现要素：

本发明要解决的问题是：抑制soi结构的自加热效应和浮体效应，以及抑制soi结构的自加热效应。

根据本发明的第一方面，提供了一种soi衬底的形成方法，包括：

提供第一硅衬底，所述第一硅衬底包括第一硅层；

提供第二硅衬底，所述第二硅衬底包括第三硅层和氧化层，所述氧化层的表面存在贯穿所述氧化层的凹槽，所述凹槽位于有源区，所述凹槽中填充有与所述第一硅层不同掺杂类型的硅材料，所述第三硅层与所述第一硅层为相同掺杂类型；

键合所述第一硅衬底的一个表面和所述第二硅衬底的氧化层表面，以形成所述soi衬底。

可选地，所述第一硅衬底还包括第二硅层，所述第二硅层的硅材料与所述凹槽中填充的硅材料是相同的。

可选地，提供第一硅衬底包括：

提供第一硅片作为所述第一硅层；

在所述第一硅片的一个表面进行外延生长，以形成所述第二硅层。

可选地，提供第二硅衬底包括：

提供第二硅片；

在室温下，对所述第二硅片的一个表面进行热氧化，以形成所述氧化层，所述氧化层下方的硅层作为所述第三硅层；

在所述氧化层的表面进行刻蚀，以形成贯穿所述氧化层的所述凹槽，并在所述凹槽中填充硅材料。

可选地，形成贯穿所述氧化层的所述凹槽，并在所述凹槽中填充硅材料包括：

采用光刻工艺在所述氧化层的表面定义所述凹槽的形状；

采用干法刻蚀在所述氧化层的表面进行刻蚀，形成贯穿所述氧化层的所述凹槽；

采用化学气相沉积工艺在所述凹槽中填充硅材料。

根据本发明的第二方面，提出一种soi衬底，包括：

第一硅层，作为背衬底；

位于所述第一硅层上方的氧化层，存在贯穿所述氧化层的凹槽，所述凹槽位于有源区，所述凹槽中填充有与所述第一硅层不同掺杂类型的硅材料以作为嵌入硅层；

位于所述氧化层上方的第三硅层作为顶层硅，所述第三硅层与所述第一硅层为相同掺杂类型。

可选地，所述氧化层中具有多个凹槽。

可选地，所述凹槽呈阵列排布。

可选地，所述凹槽为圆形凹槽，或，所述凹槽为条形凹槽。

可选地，所述第一硅层和所述氧化层之间具有第二硅层，所述第二硅层的硅材料与所述凹槽中填充的硅材料是相同的，并且所述第二硅层与填充有硅材料的凹槽共同作为嵌入硅层。

根据本发明的第三方面，提出一种半导体器件的形成方法，包括：

提供如上所述的soi衬底；

在所述第三硅层中有源区的内侧刻蚀沟槽，并在所述沟槽中填充绝缘材料以形成隔离所述有源区的隔离区；

在所述第三硅层上方注入所述第一硅层掺杂类型的离子，并执行退火激活操作，以在所述第三硅层底部、所述凹槽上方形成重掺杂硅层；

从所述有源区的两侧、隔离区的内侧上方注入与所述第一硅层掺杂类型不同的离子，并执行退火激活操作，分别形成源区和漏区，并在所述第三硅层上方形成与所述重掺杂硅层形状对应的栅氧层和多晶硅栅。

可选地，形成所述重掺杂硅层包括：

利用光刻工艺，通过栅极掩膜定义所述重掺杂硅层的形状；

在所述栅极掩模上方注入所述第一硅层掺杂类型的离子，并执行退火激活操作，以在所述第三硅层底部沉积形成所述重掺杂硅层。

可选地，在所述soi衬底中，所述第一硅层和所述氧化层之间具有第二硅层，所述第二硅层的硅材料与所述凹槽中填充的硅材料是相同的，并且所述第二硅层与填充有硅材料的凹槽共同作为嵌入硅层；

在所述隔离区的外侧设置贯穿所述第三硅层和所述氧化层的硅通孔，所述硅通孔与所述第二硅层接触。

可选地，所述重掺杂硅层的掺杂浓度大于所述凹槽内硅材料的掺杂浓度，并大于第一硅层的掺杂浓度。

根据本发明的第四方面，提出一种半导体器件，包括：

如上所述的soi衬底；

位于所述第三硅层中有源区内侧、由绝缘材料构成的隔离区，用于隔离有源区；

位于所述第三硅层底、所述凹槽上方的重掺杂硅层，所述重掺杂硅层与所述第一硅层为相同掺杂类型；

分别位于所述有源区两侧、隔离区内侧的源区和漏区，以及位于所述第三硅层上方与所述重掺杂硅层形状对应的栅氧层和在所述栅氧层上方的多晶硅栅。

可选地，在所述soi衬底中，所述第一硅层和所述氧化层之间具有第二硅层，所述第二硅层的硅材料与所述凹槽中填充的硅材料是相同的，并且所述第二硅层与填充有硅材料的凹槽共同作为嵌入硅层；

还包括位于所述隔离区的外侧、贯穿所述第三硅层和所述氧化层的硅通孔，所述硅通孔与所述第二硅层接触。

根据本发明的半导体器件，在soi衬底的氧化层中形成嵌入硅层，并且在嵌入硅层上方的顶硅层底部形成重掺杂硅层，该重掺杂硅层和嵌入硅层以及背衬底形成pnp/npn双极性晶体管，将背衬底接地即可将顶层硅底部积累的空穴/电子导出，从而可抑制soi结构的浮体效应；并且由于在氧化层中形成贯穿的硅材料层，使得顶层硅中积聚的热量可通过该硅材料层传到至背衬底进行散热，从而可抑制soi结构的自加热效应。

此外，通过设置贯穿顶层硅和氧化层并与氧化层中的嵌入硅层相接触的硅通孔，使得嵌入硅层的电位可控，可促进空穴/电子的漂移，促进浮体效应的消除。

本发明的其它特征和优点将在随后具体实施方式部分予以详细说明。

附图说明

通过结合附图对本发明示例性实施方式进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，其中，在本发明示例性实施方式中，相同的参考标号通常代表相同部件。

图1是根据本发明的一个实施例的soi衬底的形成方法的流程图；

图2a、2b、2c是根据本发明的一个实施例的soi衬底在部分形成阶段的截面示意图；

图3a、3b是根据本发明的另一个实施例的soi衬底在部分形成阶段的截面示意图；

图4是根据本发明的一个实施例的soi衬底的截面示意图；

图5是根据本发明的一个实施例的半导体器件的形成方法的流程图；

图6是根据本发明的一个实施例的半导体器件的形成方法中形成所述重掺杂硅层的示意图；

图7是根据本发明的一个实施例的半导体器件的截面示意图；

图8是根据本发明的另一个实施例的半导体器件的截面示意图；

图9是根据本发明的又一个实施例的半导体器件的截面示意图。

附图标记说明：

10-第一硅衬底，20-第二硅衬底，101-第一硅层，102-第二硅层，103-氧化层，104-隔离区，105-源区，106-重掺杂硅层，107-轻掺杂区，108-栅氧层，109-多晶硅栅，110-间隔区，112-第三硅层，115-漏区，121-凹槽，122-嵌入硅层，130-栅极掩膜，131-源极，132-漏极，133-栅极。

具体实施方式

如前所述，在常见soi结构中，由于氧化物层的隔离作用，顶硅层相对于背衬底是处于电学浮空状态，产生浮体效应，给器件性能带来影响。此外，氧化物层的隔离作用还带来自加热效应。鉴于此，本发明提出了一种改进的soi结构，以及采用该soi结构的半导体器件及其形成方法。根据本发明的实施例，在soi衬底的氧化层中形成嵌入硅层，并且在嵌入硅层上方的顶硅层底部形成重掺杂硅层，该重掺杂硅层和嵌入硅层以及背衬底形成pnp/npn双极性晶体管，将背衬底接地即可将顶层硅底部积累的空穴/电子导出，从而可抑制soi结构的浮体效应；并且由于在氧化层中形成贯穿的硅材料层，使得顶层硅中积聚的热量可通过该硅材料层传到至背衬底进行散热，从而可抑制soi结构的自加热效应。

此外，通过设置贯穿顶层硅和氧化层的硅通孔，使得氧化层中的嵌入硅层的电位可控，可促进空穴/电子的漂移，促进浮体效应的消除。

为使本发明的上述目的、特征和有点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示例图会不依一般比例作局部放大，而且所述示意图只是示例，其再在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间大小。

图1是根据本发明的一个实施例的soi衬底的形成方法的流程图。图2a、2b、2c是根据本发明的一个实施例的soi衬底在部分形成阶段的截面示意图。下文将结合图1和图2a、2b、2c对根据本发明的一个实施例的soi衬底的形成方法和所形成的soi衬底结构进行示例性介绍。

s11，提供第一硅衬底10，第一硅衬底10包括第一硅层101。第一硅层101可以为n掺杂，也可以为p掺杂。

图2a为执行步骤s11得到的第一硅衬底10的截面示意图。

s12，提供第二硅衬底20，第二硅衬底20包括第三硅层112和氧化层103，氧化层103的表面存在贯穿氧化层103的凹槽121，凹槽121位于有源区，在所述凹槽中填充有与第一硅层101不同掺杂类型的硅材料，第三硅层112与第一硅层101为相同掺杂类型。即，第一硅层101为n掺杂，则凹槽121中填充的硅材料为p掺杂，第三硅层112为n掺杂；对于有浮体效应的器件，第一硅层101为p掺杂，则凹槽121中填充的硅材料为n掺杂，第三硅层112则为p掺杂。

可在室温下对作为第三硅层112的硅片的一个表面进行热氧化，以在第三硅层112的一个表面上形成氧化层103。

可通过在氧化层103的表面进行刻蚀，形成贯穿氧化层103的凹槽121。具体地，可用photo工艺在氧化层103的表面定义凹槽121的形状，凹槽121小于未来在顶层硅上制备的器件的有源区大小；采用干法刻蚀在氧化层103的表面进行刻蚀，形成贯穿氧化层103的凹槽121；采用化学气相沉积工艺在凹槽121中填充硅材料，并磨平。

凹槽121的宽度与后续基于所述soi衬底形成的半导体器件的源区和漏区间的距离有关。

图2b为执行步骤s12得到的第二硅衬底20的截面示意图。

s13，键合第一硅衬底10的一个表面和第二硅衬底20的氧化层103表面，以形成所述soi衬底。

可采用smart-cut工艺，对第二硅衬底20注入氢离子，形成沉积在该衬底中的氢注入层；之后将第一硅衬底10与含有氢注入层的第二硅衬底20进行键合；在键合后，对所述氢注入层执行低温退火，以剥离远离键合接触面一侧的硅层，以初步得到soi衬底；之后执行高温退火，增强键合力度；之后可采用cmp(化学机械抛光工艺)使剥离硅层后的表面平坦化，得到soi衬底。

在键合的过程中，第二硅衬底20中的第三硅层112减薄至预定厚度。

图2c为执行步骤s13得到的soi衬底的截面示意图，也即执行如图1所示方法形成的soi衬底。如图2c所示，第一硅层101可以作为soi结构的背衬底，氧化层103相当于soi结构中的埋氧层；填充有硅材料的凹槽121形成了嵌入硅层。

嵌入硅层的掺杂浓度可大于背衬底的掺杂浓度，以便于后续在嵌入硅层上方形成掺杂浓度更高的重掺杂硅层后，使得嵌入硅层在上下硅层(即重掺杂硅层和背衬底)作用下完全耗尽。

在一个示例中，所提供的第一硅衬底10还包括第二硅层102，如图3a所示。第二硅层102的硅材料与凹槽121中填充的硅材料是相同的，也即，第二硅层102与第一硅层101是不同掺杂类型的。

可以在作为第一硅层101的硅片的一个表面进行外延生长，以形成第二硅层102。

键合第一硅衬底10中第二硅层102的表面和第二硅衬底20的氧化层103表面，形成的soi衬底如图3b所示。其中，第二硅层102与填充有与其材料相同的凹槽121共同作为嵌入硅层122。

在一个示例中，氧化层103中具有多个凹槽121。多个凹槽121优选呈阵列排列，如图4所示。每个凹槽121可以为圆形凹槽，也可以为条形凹槽；当为圆形凹槽时，直径大于1微米。

图5是根据本发明的一个实施例的半导体器件的形成方法的流程图。如图5所示，该方法包括：

s21，提供如上所述的soi衬底。

s22，在第三硅层112中有源区的内侧刻蚀沟槽，并在所述沟槽中填充绝缘材料以形成隔离所述有源区的隔离区104。

隔离区104的宽度小于两侧的氧化层103的宽度。可采用sti(shallowtrenchisolation，浅沟槽隔离)工艺形成所述沟槽。

s23，在第三硅层112上方注入第一硅层101掺杂类型的离子，并执行退火激活操作，以在第三硅层112底部、凹槽121上方形成重掺杂硅层106。

形成重掺杂硅层106可以包括：

利用光刻工艺，通过如图6所示的栅极掩膜130定义重掺杂硅层106的形状；

在栅极掩模130上方注入所述第一硅层101掺杂类型的离子，并执行退火激活操作，以在第三硅层101底部沉积形成重掺杂硅层106。

在本实施例中，所定义的重掺杂硅层106的形状与用于定义所述晶体管的栅极结构的掩模的形状基本相同。换言之，重掺杂硅层106在水平面上的投影和后续形成的晶体管的栅极结构在水平面上的投影基本相同。

重掺杂硅层106的掺杂浓度大于嵌入硅层122的掺杂浓度，嵌入硅层122的掺杂浓度大于第一硅层101(背衬底)的掺杂浓度，使得嵌入硅层122在重掺杂硅层106和背衬底的作用下完全耗尽，使得注入的空穴/电子在内建电场作用下完全漂移至背衬底，随后可从背衬底上连接的接地端导出。

s24，参考图7，从所述有源区的两侧、隔离区104的内侧上方注入凹槽121中硅材料的掺杂类型的离子，并执行退火激活操作，分别形成源区105和漏区115，并在第三硅层112上方形成与重掺杂硅层106形状对应的栅氧层108和多晶硅栅109。

在源区105、漏区115、多晶硅栅109上方分别形成源极131、漏极132、栅极133，以形成晶体管。

图7示出执行图5所示的方法所形成的半导体器件的截面示意图。其中，107为轻掺杂区，110为间隔区。

在所提供的第一硅衬底10还包括第二硅层102，并且第二硅层102与填充有与其材料相同的凹槽121共同作为嵌入硅层122的情况下，该半导体器件的形成方法还包括：

s25，在隔离区104的外侧设置贯穿第三硅层112和氧化层103的硅通孔113，硅通孔113与第二硅层(嵌入硅层122)接触，使得嵌入硅层122与硅通孔113产生电气连接。该半导体器件的截面示意图如图8所示。

通过硅通孔113的设置，使得氧化层103中的嵌入硅层122电位可控，可促进空穴/电子的漂移，促进浮体效应的消除。

图9是根据本发明的一个实施例的半导体器件的截面示意图。其中，嵌入硅层122的上部具有填充硅材料的多个凹槽，并且所述多个凹槽呈阵列排列。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。