具有混晶区的半导体装置的制作方法

本文中所描述的主题的实施例大体上涉及半导体装置，包括二极管。

背景技术：

半导体装置应用于各种电子组件和系统中。适用于射频(rf)以及高速开关和控制应用的半导体装置包括p-i-n二极管、p-n二极管、肖特基(schottky)二极管和相关装置。具体地，p-n二极管和p-i-n二极管由于其低电容、高击穿电压和可调谐电容范围而适用于高频和大功率整流器应用。这些二极管装置充当偏置控制电容器/电阻器且用作rf开关、移相器和限制器。在这些装置的这些和其它应用中，需要减小装置电阻。对于这些应用而言，减小装置电阻对于降低开关损耗和改善频率响应来说是重要的。因此，需要电阻减小的半导体装置，包括p-i-n二极管。

技术实现要素：

根据本发明的一个方面，提供一种半导体装置，包括：

半导体衬底；

第一半导体区，所述第一半导体区形成于所述半导体衬底内，包括具有第一极性的第一材料；

第二半导体区，所述第二半导体区形成于所述半导体衬底内且耦合到所述第一半导体区，包括具有第二极性的所述第一材料；

第一电极，所述第一电极耦合到所述第一半导体区；

第二电极，所述第二电极耦合到所述第二半导体区；

耗尽区，所述耗尽区形成于所述第一半导体区与所述第二半导体区之间；

其中所述耗尽区包括混晶区，所述混晶区包括所述第一材料和第二材料的混晶合金，并且其中所述混晶区的带隙能量比所述第一材料的带隙能量低。

根据一个或多个实施例，所述第一半导体区的所述极性为p型，且所述第二半导体区的所述极性为n型。

根据一个或多个实施例，所述第一电极被配置成阳极且所述第二电极被配置成阴极。

根据一个或多个实施例，所述混晶区包括本征掺杂的半导体。

根据一个或多个实施例，半导体装置另外包括邻近所述第一半导体区和所述第二半导体区形成的隔离区。

根据一个或多个实施例，所述第一材料和所述半导体衬底包括硅，且所述第二材料包括锗，其中所述混晶区包括硅锗。

根据一个或多个实施例，所述混晶区的锗摩尔分数超过百分之十。

根据一个或多个实施例，所述混晶区的所述锗摩尔分数超过百分之二十。

根据一个或多个实施例，所述混晶区的所述锗摩尔分数超过百分之三十。

根据一个或多个实施例，所述混晶区的锗摩尔分数和厚度被配置成使所述混晶区具有亚稳定特性。

根据本发明的第二方面，提供一种二极管装置，包括：

硅衬底；

第一半导体区，所述第一半导体区形成于所述硅衬底内，包括具有第一极性的硅；

第二半导体区，所述第二半导体区形成于所述硅衬底内且耦合到所述第一半导体区，包括具有第二极性的硅；

第一电极，所述第一电极耦合到所述第一半导体区；

第二电极，所述第二电极耦合到所述第二半导体区；

隔离区，所述隔离区邻近所述第一半导体区和所述第二半导体区；

耗尽区，所述耗尽区形成于所述第一半导体区与所述第二半导体区之间；以及

形成于所述耗尽区内的混晶区，其中所述混晶区包括硅锗的混晶合金，且其中所述混晶区的带隙能量比所述第一半导体区的带隙能量低。

根据一个或多个实施例，具有所述第一极性的所述第一半导体区是p型半导体，且具有所述第二极性的所述第二半导体区是n型半导体。

根据一个或多个实施例，二极管装置另外包括形成与所述第一半导体区与所述第二半导体区之间的第三半导体区，其中所述混晶区的至少一部分包括所述第三半导体区，并且其中所述第三半导体区包括本征掺杂的半导体。

根据一个或多个实施例，所述混晶区的锗摩尔分数超过百分之十。

根据一个或多个实施例，所述混晶区的所述锗摩尔分数超过百分之二十。

根据一个或多个实施例，所述混晶区的所述锗摩尔分数超过百分之三十。

根据本发明的另一方面，提供一种射频开关装置，包括：

硅衬底；

第一半导体区，所述第一半导体区形成于所述硅衬底内，包括p型硅；

第二半导体区，所述第二半导体区形成于所述第一半导体区下方，包括n型硅；

第一电极，所述第一电极形成于所述第一半导体区上方且耦合到所述第一半导体区，被配置成阳极；

第二电极，所述第二电极邻近所述第一电极形成且耦合到所述第二半导体区，被配置成阴极；

隔离区，所述隔离区邻近所述第一半导体区和所述第二半导体区；

耗尽区，所述耗尽区形成于所述第一半导体区与所述第二半导体区之间；以及

形成于所述耗尽区内的混晶区，所述混晶区包括硅锗的混晶合金，其中所述混晶区的带隙能量比硅的带隙能量低。

根据一个或多个实施例，射频开关装置，另外包括：

第三半导体区，所述第三半导体区在所述第二半导体区上方形成于所述硅衬底内，包括p型硅；

第三电极，所述第三电极形成于所述第三半导体区和所述第一电极上方且耦合到所述第三半导体区和所述第一电极；

第四电极，所述第四电极形成于所述第二半导体区上方且耦合到所述第二半导体区；以及

形成于所述耗尽区内的混晶区，所述混晶区包括硅锗的混晶合金，其中所述混晶区的带隙能量比硅的带隙能量低。

根据一个或多个实施例，半导体装置另外包括形成于所述第一半导体区与所述第二半导体区之间的第三半导体区，其中所述混晶区的至少一部分包括所述第三半导体区，并且其中所述第三半导体区包括本征掺杂的半导体。

附图说明

结合以下图式考虑，同时通过参考具体实施方式和权利要求书可以得到对主题的更完整理解，图式中类似的附图标记遍及各图式指代相似元件。

图1是根据实施例的半导体装置的俯视图。

图1a是根据实施例的图1的半导体装置沿线1a-1a的横截面视图。

图2是图1a的区域与掺杂浓度和锗摩尔分数与常规装置的掺杂浓度和锗摩尔分数相比的图表比对的对比视图。

图3是随层厚度而变的最大锗摩尔分数的图表。

图4是图1的半导体装置的二极管电流和二极管电压的关系与常规装置的二极管电流和二极管电压的关系的对比图表。

图5是图1的半导体装置的反向电流和二极管电压的关系与常规装置的反向电流和二极管电压的关系的对比图表。

图6是图1的半导体装置的耗尽电容和偏置电压的关系与常规装置的耗尽电容和偏置电压的关系的对比图表。

图7是图1的半导体装置的正向电容和偏置电压的关系与常规装置的正向电容和偏置电压的关系的对比图表。

图8是图1的半导体装置的隔离度和频率的关系与常规装置的隔离度和频率的关系的对比图表。

图9a是图1的半导体装置的插入损耗和偏置电压的关系与常规装置的插入损耗和偏置电压的关系的对比图表。

图9b是图1的半导体装置的插入损耗和电流的关系与常规装置的插入损耗和电流的关系的对比图表。

具体实施方式

以下详细描述本质上仅为说明性，且不意图限制主题的实施例或此类实施例的应用和使用。本文中所使用，词语“示例性”和“例子”意味着“充当例子、实例或说明”。本文中描述为示例性或例子的任何实施方案不一定应被解释为比其它实施方案优选或有利。此外，并不意图受到前述技术领域、背景技术或以下详细描述中呈现的任何所表达或暗示的理论束缚。

一方面，一种半导体装置的实施例可以包括：半导体衬底；第一半导体区，所述第一半导体区形成于所述半导体衬底内，包括具有第一极性的第一材料；以及第二半导体区，所述第二半导体区形成于所述半导体衬底内且耦合到所述第一半导体区，包括具有第二极性的所述第一材料。在实施例中，半导体装置还可以包括：耦合到所述第一半导体区的第一电极、耦合到所述第二半导体区的第二电极，以及形成于所述第一半导体区与所述第二半导体区之间的耗尽区。所述耗尽区可以包括混晶区，所述混晶区包括所述第一材料和第二材料的混晶合金，其中所述混晶区的带隙能量比所述第一材料的带隙能量低。在实施例中，混晶区可以在耗尽区内。在实施例中，第一半导体区的极性可以为p型，且第二半导体区的极性可以为n型。在实施例中，第一电极可以被配置成阳极，且第二电极可以被配置成阴极。在一些实施例中，混晶区可以包括本征掺杂的半导体。根据实施例，隔离区可以邻近第一半导体区和第二半导体区。在实施例中，第一材料和半导体衬底可以包括硅(si)且第二材料可以包括锗(ge)，以形成硅锗(sige)混晶。在实施例中，混晶区的ge摩尔分数可以超过百分之十。在其它实施例中，混晶区的ge摩尔分数可以超过百分之二十。在其它实施例中，混晶区的ge摩尔分数可以超过百分之三十。在实施例中，混晶区的ge摩尔分数和厚度可以被配置成使混晶区具有亚稳定特性。

另一方面，本发明主题可以包括二极管装置，所述二极管装置包括：硅衬底；第一半导体区，第一半导体区形成于硅衬底内，包括具有第一极性的硅；以及第二半导体区，第二半导体区形成于硅衬底内且耦合到所述第一半导体区，包括具有第二极性的硅。根据实施例，第一电极可以耦合到第一半导体区，第二电极可以耦合到第二半导体区，且隔离区可以邻近第一半导体区和第二半导体区。根据实施例，耗尽区可以形成于第一半导体区与第二半导体区之间，且混晶区可以形成于耗尽区内，其中混晶区包括sige的混晶合金，并且其中混晶区的带隙能量比第一半导体区的带隙能量低。在实施例中，具有第一极性的第一半导体区是p型半导体，且具有第二极性的第二半导体区是n型半导体。在实施例中，第三半导体区可以形成于第一半导体区与第二半导体区之间，其中混晶区的至少一部分包括第三半导体区，并且其中第三半导体区可以包括本征掺杂的半导体。在一些实施例中，混晶区的ge摩尔分数可以超过百分之十。在其它实施例中，混晶区的ge摩尔分数可以超过百分之二十。在其它实施例中，混晶区的ge摩尔分数超过百分之三十。

在又一方面，本发明主题可以包括一种射频开关装置，所述射频开关装置包括：硅衬底；第一半导体区，第一半导体区形成于硅衬底内，包括p型硅；以及第二半导体区，第二半导体区形成于第一半导体区下方，包括n型硅。在实施例中，第一电极可以形成于第一半导体区上方且耦合到所述第一半导体区，被配置成阳极。根据实施例，第二电极可以邻近第一电极形成且耦合到第二半导体区，被配置成阴极。在实施例中，隔离区可以邻近第一半导体区和第二半导体区形成。在实施例中，耗尽区可以形成于第一半导体区与第二半导体区之间。混晶区可以形成于耗尽区内，所述混晶区可以包括硅锗的混晶合金，其中混晶区的带隙能量比硅的带隙能量低。在实施例中，包括p型硅的第三半导体区可以形成于硅衬底内和第二半导体区上方。根据实施例，第三电极可以形成于第三半导体区和第一电极上方且耦合到第三半导体区和第一电极。在实施例中，第四电极可以形成于第二半导体区上方且耦合到第二半导体区，且混晶区可以形成于耗尽区内且可以包括硅锗的混晶合金。根据实施例，混晶区的带隙能量可以比硅的带隙能量低。在实施例中，第三半导体区可以形成于第一半导体区与第二半导体区之间，其中混晶区的至少一部分可以包括第三半导体区。在实施例中，第三半导体区可以包括本征掺杂的半导体。

图1是根据实施例的半导体装置100的俯视图。在实施例中，半导体装置100可以包括半导体衬底110。包括具有第一极性的第一材料的第一半导体区103可以形成于半导体衬底110内。包括具有第二极性的第一材料的第二半导体区105可以形成于半导体衬底110内且耦合到第一半导体区103。在实施例中，半导体装置100还可以包括耦合到第一半导体区103的第一电极130和耦合到第二半导体区105的第二电极140。在实施例中，第一电极130可以被配置成阳极，且第二电极140可以被配置成阴极。根据实施例，隔离区150可以邻近第一半导体区103和第二半导体区105形成。

图1a是根据实施例的图1的半导体装置100沿线1a-1a的横截面视图。图2是图1a的区域2与区域111的掺杂浓度和锗摩尔分数与常规装置的掺杂浓度和锗摩尔分数相比的图表200的对比视图。同时参考图1和图1沿切割线1a-1a的相关横截面，如图1a所示，以及图2所示的视图2，半导体衬底110可以包括许多半导体区。如本文中所使用，术语“半导体区”可以指单个或多个半导体区，其可以包括通过注入(例如，离子注入)形成的区或通过外延生长生长的层。在实施例中，第一半导体区103和第二半导体区105可以形成于半导体衬底110内。在实施例中，第二半导体区105可以形成于大块衬底101的一部分上方或一部分内。参考图2的视图2，在实施例中，耗尽区112可以形成于第一半导体区103与第二半导体区105之间。如本文中所使用，术语“耗尽区”是指半导电材料内由于扩散或和电场而没有移动电荷载流子(例如，电子或空穴)的区。例如和在实施例中，在p-n结中出现此类情况，其中n型半导体中的多余电子扩散到p型半导体中且p型半导体中的多余空穴扩散到n型半导体中。耗尽区在这些p型半导体与n型半导体的交界面处产生。半导体衬底110可以包括耗尽区112内的混晶区114。如本文中所使用，术语“混晶区”可以指其中使用两种或更多种化合物(例如，si和ge)形成半导体区的半导体区。在实施例中，混晶区114可以包括第一材料(例如，si)和第二材料(例如，锗)的混晶。在实施例中，混晶区114(例如，sige)的带隙能量可以比第一材料(例如，si)的带隙能量低。在其它实施例中，混晶区114的带隙能量可以比第一材料的带隙能量高。由于带隙的不同，且在实施例中，混晶区114与第一半导体区103或第二半导体区105的部分之间的交界面可以在混晶区114与第一半导体区103和第二半导体区105的其它部分之间形成异质结势垒。在实施例中，第一半导体区103的极性可以是p型，且第二半导体区105的极性可以是n型。根据实施例，第三半导体区107可以形成于第一半导体区103与第二半导体区105之间。根据实施例，第一半导体区103可以形成于第二半导体区105上方。在实施例中，第三半导体区107可以形成于第一半导体区103与第二半导体区105之间以及所述第二半导体区105上方。

在实施例中，半导体衬底110可以包括si、g)、砷化镓(gaas)、磷化镓(gap)、磷化铟镓(ingap)、磷化铟(inp)、氮化镓(gan)、氮化铝(aln)、氮化铟(inn)、碳化硅(sic)、蓝宝石或其它合适的材料中的一种或多种。在其它实施例中，半导体衬底110可以包括绝缘体上si(soi)。在实施例中，第一半导体区103、第二半导体区105和第三半导体区107可以包括si、ge和硅锗(sige)中的一种或多种。在其它实施例中，第一半导体区103、第二半导体区105和第三半导体区107可以包括gaas、gan、aln、inn、ingap和/或其它合适的材料中的一种或多种。在实施例中，第一半导体区103可以包括p型半导体，第二半导体区105可以包括n型半导体，且第三半导体区107可以包括本征半导体。如本文中所使用，术语“p型半导体”是指空穴浓度在约1015cm^-3至约1020cm^-3范围内的半导体材料，但可以包括其它更高或更低的空穴浓度。如本文中所使用，术语“n型半导体”是指净电子浓度在约1015cm^-3至约1020cm^-3范围内的半导体材料，但可以包括其它更高或更低的电子浓度。如本文中所使用，术语“本征半导体”是指电子浓度或空穴浓度在约1013cm^-3至约1016cm^-3范围内的半导体材料，但可以包括其它更高或更低的电子浓度或空穴浓度。在实施例中，且如图2的迹线210所示，可以有意地掺杂第一半导体区103、第二半导体区105和第三半导体区107中的一个或多个。在其它实施例中，可以无意地掺杂第一半导体区103、第二半导体区105和第三半导体区107中的一个或多个。在一些实施例中，第一半导体区103可以包括有意掺杂的p型半导体，第二半导体区105可以包括有意掺杂的n型半导体，且第三半导体区107可以包括无意掺杂的或轻掺杂的(例如，n型)本征半导体。在其它实施例中，第一半导体区103可以包括有意掺杂的n型半导体，第二半导体区105可以包括有意掺杂的p型半导体，且第三半导体区107可以包括无意掺杂的或轻掺杂的(例如，p型)本征半导体。在实施例中，第一半导体区103、第二半导体区105和第三半导体区107中的一个或多个可以包括形成于半导体衬底110中的注入区(即，通过离子注入掺杂)。在不脱离本发明主题的范围的情况下，第一半导体区103、第二半导体区105和第三半导体区107中的一个或多个可以包括外延生长的半导体层。

在实施例中，第一半导体区103的厚度可以在约100埃与1000埃之间。在其它实施例中，第一半导体区103的厚度可以在约50埃与约5000埃之间，但可以使用其它厚度。在实施例中，第二半导体区105的厚度可以在约100埃与1000埃之间。在其它实施例中，第二半导体区105的厚度可以在约50埃与约10000埃之间，但可以使用其它厚度。在实施例中，第三半导体区107的厚度可以在约100埃与1000埃之间。在其它实施例中，第三半导体区107的厚度可以在约50埃与约5000埃之间，但可以使用其它厚度。

参考图1a和图2、视图2，根据实施例，混晶区114可以延伸到第一半导体区103和第二半导体105中的一个或两个，且可以具有由迹线210表示的掺杂分布曲线。相比而言，常规装置没有混晶区且具有由迹线230表示的掺杂分布曲线。如迹线240和250所示，根据实施例，混晶区114(例如，sige)可以包含第三半导体区107的所有部分。在其它实施例中，混晶区114可以包含第一半导体区103的所有部分和第二半导体区105的所有部分，但可以省略第三半导体区107，从而在第一半导体区103与第二半导体区105之间产生p-n结(未示出)。在其它实施例中，混晶区114的厚度可以在约100埃与1000埃之间。在其它实施例中，混晶区114的厚度可以在约50埃与约5000埃之间，但可以使用其它厚度。在不脱离本发明主题的范围的情况下，根据实施例，ge摩尔分数在整个混晶区114中可以不是恒定的。在这些实施例中，混晶区114内的ge摩尔分数的可以具有多个不同值的阶梯段或可以连续递变。

在实施例中，且再次参考图1a和图2以及视图2，耗尽区112可以延伸到第一半导体区103和第二半导体区105中，且包含整个第三半导体区7。在实施例中，混晶区114可以完全包含在耗尽区112内。在其它实施例(未示出)中，混晶区114可以延伸超出耗尽区112。在其它实施例(未示出)中，第一半导体区103和第二半导体区105可以直接接触且可以不包括第三半导体区107。在这些其它实施例中，混晶区114可以延伸超出耗尽区112。

在实施例中，半导体装置100可以形成为sige双极型互补金属氧化物半导体工艺(未示出)的部分。在实施例中，n型集电极区可以形成于半导体衬底中且p型(硼(b)掺杂的)基极区可以形成于集电极区上方。在实施例中，集电极区可以充当阴极，且基极区可以充当用于二极管装置或用于射频开关装置的阳极。在实施例中，可能需要限制b分布曲线的倾斜度以增强rf开关的阳极(集电极区)与阴极之间的扩散电容。在实施例中，集电极区可以包括厚度在约100与200nm之间的n型sige层，其中ge摩尔分数在例如10％与15％之间。根据实施例，厚度在约100埃与约300埃之间且ge摩尔分数在约15％与30％之间的p型(例如，硼(b)掺杂的)基极区可以形成于集电极区上方。在实施例中，在形成基极区之前，可以在集电极层上生长b掺杂的多晶硅层以形成用于低电阻连接到基极区的非本征基极区。在实施例中，b掺杂的多晶硅层可以有利地将额外的b扩散到集电极层中。在实施例中，基极区与集电极区之间的耗尽区可以包括集电极区的部分。在实施例中，可以使用外延层生长基极区和集电极区。在其它实施例中，可以通过离子注入形成基极区和集电极区。在实施例中，ge可以注入到基极区和集电极区中。在不脱离本发明主题的范围的情况下，半导体装置100可以形成为独立或专用二极管或rf开关工艺的部分，其中在制造半导体装置100的工艺期间不形成晶体管以及其它有源和无源组件。

再次参考图1和图1a，且在实施例中，阳极(例如，第一阳极130和第二阳极132)可以包括耦合到第一半导体区103的顶部导电层。在实施例中，顶部导电层可以由多晶硅、铝(al)、铜(cu)、钨(w)、钛(ti)、金(au)或其它合适的导电材料中的一种或多种形成。在实施例中，用于形成第一阳极130、第二阳极132和其它阳极的阳极长度136可以在约0.1微米与约0.5微米之间。在其它实施例中，阳极长度136可以在约0.1微米与约10微米之间。在实施例中，第一接触通孔131可以将一个或多个阳极(即，第一阳极130、第二阳极132等)耦合到第一半导体区103(例如，p型半导体)。在实施例中，第一接触通孔131可以在形成于第一半导体区103上方的层间电介质111中形成，且可以填充有w、cu、al、ti、au或其它合适的导电材料中的一种或多种。

再次参考图1和图1a，阴极(例如，第一阴极140和第二阴极142以及其它阴极)可以包括耦合到第二半导体区105的顶部导电层。在实施例中，顶部导电层可以由多晶硅、al、cu、w、ti、au或其它合适的导电材料中的一种或多种形成。在实施例中，阴极(例如，第一阴极140和第二阴极142)可以耦合到普通电位或连接点(未示出)。在实施例中，用于形成例如第二阴极142、外部阴极190和其它阴极的阴极长度146可以在约0.1微米与约0.5微米之间。在其它实施例中，阴极长度146可以在约0.1微米与约10微米之间。根据实施例，第二半导体接触区106(例如，重掺杂n+半导体区)可以将一个或多个阴极(即，第一阴极140、第二阴极142等)耦合到第二半导体区105(例如，n型半导体)。在实施例中，一个或多个浅隔离区108可以将第一半导体区103的部分与第二半导体接触区106隔离。在实施例中，浅隔离区108可以包括离子注入区，其中对晶体结构的损坏使这些区为基本半绝缘的或高电阻的。

再次参考图1和图1a，且在实施例中，隔离区150可以形成于半导体衬底110内以将半导体装置100与在半导体衬底110上方或在半导体衬底110内形成的其它装置电隔离。根据实施例，隔离区150可以包括形成于半导体区110内或上方的任何区，所述区基本将半导体装置100与半导体衬底110内的其它装置隔离。如本文中所使用，术语“隔离”意味着防止或基本上限制装置之间的电耦合、机械耦合或其它耦合。在实施例中，隔离区150可以包括深沟槽隔离(dti)，其中去除(例如，通过干式蚀刻)半导体衬底110的已蚀刻部分154，然后用绝缘或高电阻材料(例如，二氧化硅、氮化硅、多晶si或si)填充已蚀刻部分154以形成隔离区150。在一些实施例中，已蚀刻部分154可以包括掺杂层(例如，p型层)以增强隔离区150的隔离特性。在其它实施例中，隔离区150可以包括半导体衬底110的注入区。

再次参考图1和图1a，第一阳极130(即，第一电极)可以通过由第一半导体区103(例如，p型层)、第三半导体层107(本征层)和第二半导体层105(n型层)的电耦合形成的p-i-n结耦合到第一阴极140(即，第二电极)。根据实施例，第二阳极132(即，第三电极)可以通过普通连接(例如，金属或其它高度导电材料)耦合到第一阳极130。在实施例中，第一阳极130可以分别通过第一半导体区103、第二半导体区105和第三半导体区107中的p-i-n结耦合到第二阴极142(即，第四电极)。在实施例中，第一阳极130可以包括一个或多个段，并且可以通过耦合到半导体衬底110内的第一半导体区103的一个或多个第一接触通孔131耦合到第一半导体区103(例如，p型半导体)。根据实施例，第一阴极140可以通过耦合到第二半导体区105的一个或多个第二接触通孔141耦合到第二半导体区105(例如，n型半导体)。在实施例中，第二接触通孔141可以通过第二半导体接触区106耦合到第二半导体层105。在实施例中，第一阳极130可以环绕第一阴极140(未示出)。

图3是随层厚度而变的最大锗摩尔分数的图表300。迹线310表示临界厚度和ge摩尔分数的关系。在给定摩尔分数下，曲线图示出应变sige层可能会变得不稳定、会松弛且可能会在混晶区114中形成位错和/或其它缺陷的临界厚度。区域312表示迹线310之外的此不稳定情况。如曲线图300中的区域332所指示，在厚度远低于临界厚度且边界由迹线330表示的情况下，应变混晶层可以是稳定的。根据实施例，在迹线310与迹线330之间的区域336中，混晶层可以是亚稳定的。在实施例中，混晶区114的ge摩尔分数可以超过百分之十。在其它实施例中，混晶区114的锗摩尔分数可以超过百分之二十。在其它实施例中，混晶区114的ge摩尔分数可以超过百分之三十。在实施例中，混晶区114的ge摩尔分数和厚度可以被配置以使混晶区114具有亚稳定特性(例如，x＝0.25，ge厚度为约300nm)。在其它实施例中，混晶区114的ge摩尔分数和厚度可以被配置以使混晶区114具有稳定特性(例如，x＝0.12，ge厚度为约20nm)。在其它实施例中，混晶区114的ge摩尔分数和厚度可以被配置以使混晶区114具有不稳定特性(即超过给定ge摩尔分数的临界厚度，例如，x＝0.4，ge厚度为约300nm)。

图4-9示出与基于装置模拟的常规装置的特性相比的半导体装置100的特性。在这些图中，半导体装置100可以被配置成二极管装置或被配置成射频开关装置。图4是图1的半导体装置100的二极管电流和二极管电压的关系与没有混晶区的常规装置的二极管电流和二极管电压的关系的对比图表400。应了解，图4-7中的电流值和电容值是示例性的，且可以根据具体实施例的设计偏好使用更高或更低的电流值和电容值。可以通过例如增大或增大半导体装置100的面积来获得更高或更低的电流值和电容值。根据实施例，可以通过改变图1的阳极130、132和阴极140、142的数目、长度和宽度来调整半导体装置100的面积。迹线410是图1的半导体装置100的模拟电流和二极管电压的关系的图形表示。迹线430是常规装置的模拟二极管电流的图形表示。如图表400中所见，迹线410和430的比较示出图1的半导体装置100和常规装置具有几乎相同的二极管电流和二极管电压特性。从半导体装置100和具有相似电流能力的常规装置得出在迹线410与430的比较中所见的几乎相同的二极管电流和二极管电压特性。

图5是图1的半导体装置100的反向电流和二极管电压的关系与常规装置的反向电流和二极管电压的关系的对比图表500。迹线510是图1的半导体装置100的模拟电流和二极管电压的关系的图形表示。迹线530是常规装置的模拟二极管电流的图形表示。区540指示由反向电流中的急剧上升指示的二极管的击穿电压。如图表500中所见，迹线510和530的比较示出图1的半导体装置100和常规装置具有相似的二极管电流和二极管反向电压特性。在迹线510和530结果的比较中所见的点处的二极管电流和二极管电压特性的相似性以及相似的击穿特性可能源自具有保持在耗尽区112内的sige层(即，混晶区)的半导体装置100。根据实施例，击穿电压可以不受混晶区中ge的存在的影响。

图6是图1的半导体装置100的耗尽电容和偏置电压的关系与常规装置的耗尽电容和偏置电压的关系的对比图表600。根据实施例，迹线610是图1的半导体装置100的模拟耗尽电容和偏置电压的关系的图形表示。迹线630是常规装置(无混晶区)的耗尽电容和频率的关系的图形表示。区650示出通过图1的半导体装置100和常规装置实现的击穿电压，与图5中反向电流的图表500一致。应了解，此数据是示例性的，且根据半导体装置100的设计和在应用中可用的电压，可以实现电容和击穿电压的大幅变化。在其它例子(未示出)中，可以使用具有更高或更低的击穿电压的二极管。如图表600中所见，迹线610和630示出半导体装置100和常规装置具有极其相似的耗尽电容特性。从图1的半导体装置100和常规装置的等效面积和相似耗尽区深度得出在迹线610和630的比较中所见的相似的耗尽电容和电压特性。

图7是图1的半导体装置100的正向电容和偏置电压的关系与常规装置的正向电容和偏置电压的关系的对比图表700。迹线710是图1的半导体装置100的正向电容和偏置电压的关系的图形表示。迹线730是常规装置的模拟正向电容和频率的关系的图形表示。迹线710中和迹线730中表示的模拟显示半导体装置100的正向偏置中的电容值大得多。在实施例中，更高的正向电容值可以产生射频开关实施例中更低的插入损耗。

图8是图1的半导体装置100的隔离度和以赫兹为单位的频率的关系与常规装置的隔离度和频率的关系的对比图表800。如本文中所使用，术语“隔离度”是指当装置“关闭”时传递到装置的输入功率与响应于传递到装置的输入功率而通过装置传输的输出功率，的比率。理想情况下，隔离度是无限的，意味着信号不会通过装置(例如，半导体装置100)。在实施例中，当装置(例如，半导体装置100)关闭时，例如在反向偏置条件下(即，当开关断开时)，确定隔离度。迹线810是图1的半导体装置100的模拟隔离度和以赫兹为单位的频率的关系的图形表示。迹线830是常规装置的模拟隔离度和频率的关系的图形表示。迹线810中和迹线830中表示的测量值是-5伏的反向偏置电压下的隔离二极管的测量值。如图表800中所见，迹线810和830显示图1的半导体装置100和常规装置200具有大致相同的隔离度和频率特性。从图1的半导体装置100和如图6中所见的常规装置的几乎等效的耗尽电容得出在迹线810和830的比较中所见的大致相同的隔离度和频率特性。

图9a是对于2.5吉兆赫(ghz)、10ghz和30ghz，ge含量为12％和24％时图1的半导体装置100的插入损耗和偏置电压的关系与常规装置的插入损耗和偏置电压的关系的对比图表900，与图2的迹线240和250一致。如本文中所使用，术语“插入损耗”是指当在“接通”状态下被正向偏置时，传输到装置的输出功率响应于传递到装置的给定量的输入功率的比率。迹线912、914和916以图形方式示出分别在2.5ghz、10ghz和30ghz下图1的半导体装置100在24％的ge摩尔分数时的性能，而迹线922、924和926表示对于12％的ge摩尔分数的性能。迹线932、934和936比较常规装置分别在2.5ghz、10ghz和30ghz下的性能。

图9a是分别对于2.5ghz、10ghz和30ghz，ge含量为12％和24％时图1的半导体装置100的插入损耗和电流的关系与常规装置的插入损耗和电流的关系的对比图表901。迹线962、964和966以图形方式示出分别在2.5ghz、10ghz和30ghz下图1的半导体装置100在24％的ge摩尔分数时的性能，而迹线972、974和976表示对于12％的ge摩尔分数的性能。迹线982、984和986比较常规装置的性能。

下表将-1.5e-4a和-6.5e-4a电流下的图1的半导体装置100的插入损耗和频率与常规装置(没有混晶区)的插入损耗和频率进行比较。如在表和图9的图表中所见，图1的半导体装置100在两种接通状态条件下的插入损耗和频率比常规装置的插入损耗和频率低。值得注意的是，且如图4中可见，图1的半导体装置100和常规装置均可以具有基本相等的电流。因此，对于给定电流，在实施例中，半导体装置100的插入损耗相比常规装置200的插入损耗可有所改进。同样，应了解，由迹线912、914、916、922、924、926、932、934、936、962、964、966、972、974、976、982、984和986表示的测量值是示例性的，且可以使用其它的偏置点(未示出)。对于这些其它的偏置点，可以发现相似的趋势(即，图1的半导体装置100的插入损耗更低)。

如下表所示，从由图1的半导体装置100实现的扩散电容与由常规装置实现的扩散电容相比更高，得出与常规装置的插入损耗和频率相比，所观察到的图1的半导体装置100(24％的ge，例如图2的迹线240)的插入损耗和频率特性更低。

为简洁起见，本文中可能未详细描述常规半导体制造技术。此外，本文中还可以仅出于参考目的而使用某些术语，且因此这些术语并不意图为限制性的，并且除非上下文清楚地指示，否则指代结构的术语“第一”、“第二”和其它此类数值术语并不暗示顺序或次序。

前文描述是指元件或节点或特征“连接”或“耦合”在一起。如本文中所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件连通)，且不必以机械方式接合。同样地，除非以其它方式明确地陈述，否则“耦合”意味着一个元件直接或间接接合到另一元件(或直接或间接与另一元件连通)，且不必以机械方式接合。因此，虽然图中示出的示意图描绘元件的一个示例性布置，但是额外的介入元件、装置、特征或组件可以存在于所描绘主题的实施例中。

尽管前文详细描述中已呈现至少一个示例性实施例，但应了解，存在大量变化。还应了解，本文中所描述的示例性实施例并不意图以任何方式限制所要求主题的范围、适用性或配置。实际上，前文详细描述将向本领域的技术人员提供用于实施所描述的实施例的方便的指南。应理解，可以在不脱离权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请时的已知等效物和可预见的等效物。