功率器件结构及制作方法与流程

1.本发明涉及半导体功率器件领域，尤指一种功率器件结构及制作方法。


背景技术：

2.igbt(insu1ated gate bipo1ar transistor，绝缘栅双极型晶体管)是一种常见的功率型器件。igbt是一种垂直结构器件，可分为平面栅结构和沟槽栅结构。
3.与平面栅igbt相比，沟槽栅igbt的垂直结构省去了在硅表面上制作导电沟道的面积，更有利于设计紧凑的元胞，所以同等芯片面积上可以制作更多的igbt元胞，从而提高了电流密度。因此，沟槽栅igbt应用越来越广泛。
4.图3为常见沟槽栅igbt的结构示意图。在图3所示例子中，该igbt包括包括在p+型集电极区层12的上表面依次形成的一个n+缓冲层11、一个n
‑
基层1、一个p型的基极区6和一个n+型的源区7。此外，一个p+型的基极区8选择性地形成于p型的基极区6上表面的某个区域。
5.该igbt器件还包括沟槽2，该沟槽从n+型的源区7的上表面，穿过n+型的源区7和p型的基极区6，向下延伸入n
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基层1。沟槽2的内部设有栅极氧化层5和栅极电极(图中未示出)。
6.该igbt器件还包括集电极13，该集电极形成于p+型集电极区层12的下表面；还包括与源区7电接触的发射极10，在源区7和沟槽2之上的绝缘层9，绝缘层9将发射极10与栅极电极之间电学绝缘。
7.但对于沟槽栅igbt，电场很容易集中在沟槽底部，所以对沟槽底部倒角的圆滑以及栅极氧化层要求较高，否则会影响器件的耐压能力以及可靠性；另外，图3所示igbt的饱和压降和米勒电容也值得进一步改进。


技术实现要素：

8.本发明的目的之一是为了克服现有技术中存在的至少一种不足，提供一种功率器件结构及制作方法。
9.本发明提供的技术方案如下：
10.一种功率器件结构，应用于沟槽栅igbt，包括：第一导电类型的基层；第二导电类型的基极区，所述基极区位于所述基层的上方；所述第一导电类型和所述第二导电类型相反；第一导电类型的源区，所述源区位于所述基极区的上方；沟槽，所述沟槽贯穿所述源区和所述基极区，并向下延伸入所述基层；所述沟槽分沟槽上部和沟槽下部，所述沟槽下部位于所述基层中；所述沟槽下部设有介质层和与发射极相连的下多晶硅层，所述沟槽上部设有栅极氧化层和与栅极相连的上多晶硅层，两个多晶硅层通过氧化层隔离。
11.进一步地，所述沟槽下部的介质层为高k介质层。
12.进一步地，所述沟槽下部的底部宽度大于所述沟槽上部的宽度。
13.进一步地，所述沟槽下部的底部的纵切面的形状为椭圆形或近似椭圆形。
14.进一步地，还包括第一导电类型的缓冲层和第二导电类型的集电极区层，所述缓冲层位于所述基层的下方和所述集电极区层的上方。
15.本发明还提供一种功率器件的制作方法，应用于沟槽栅igbt，包括：在第一导电类型的基层衬底上形成沟槽，所述沟槽分成沟槽上部和沟槽下部，所述沟槽下部位于所述基层中；形成覆盖所述沟槽下部的内表面的介质层和与发射极相连的下多晶硅层；形成覆盖所述沟槽上部的内表面的栅极氧化层和与栅极相连的上多晶硅层；所述上多晶硅层和所述下多晶硅层中间有氧化层；在沟槽两侧的半导体衬底中形成第二导电类型的基极区，在所述基极区内形成第一导电类型的源区；所述第一导电类型和所述第二导电类型相反。
16.进一步地，所述沟槽下部的介质层为高k介质层。
17.进一步地，所述沟槽下部的底部宽度大于所述沟槽上部的宽度。
18.进一步地，所述沟槽下部的底部的纵切面的形状为椭圆形或近似椭圆形。
19.进一步地，还包括：在衬底背面形成第一导电类型的缓冲层和第二导电类型的集电极区层，所述缓冲层位于所述基层的下方和所述集电极区层的上方。
20.通过本发明提供的一种功率器件结构及制作方法，至少能够带来以下有益效果：
21.1、本发明通过更宽的沟槽底部、高k的介质层材料提升了igbt器件的耐压能力与可靠性。
22.2、本发明通过更宽的沟槽底部结构降低了igbt器件的饱和压降。
23.3、本发明通过将沟槽中填充的多晶硅分隔成上多晶硅层和下多晶硅层，上多晶硅层和栅极相连，下多晶硅层和发射极相连，降低了器件的米勒电容；还通过调节沟槽下部的介质层的厚度以及介电常数可进一步有效控制器件的输出电容，从而控制器件的关断速度。
附图说明
24.下面将以明确易懂的方式，结合附图说明优选实施方式，对一种功率器件结构及制作方法的上述特性、技术特征、优点及其实现方式予以进一步说明。
25.图1是本发明的一种沟槽栅igbt的一个实施例的结构示意图；
26.图2是本发明的一种沟槽栅igbt的制作方法的一个实施例的流程图；
27.图3是一种常见沟槽栅igbt的结构示意图。
具体实施方式
28.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
29.为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘制了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
30.需要说明的是，本文中第一导电类型和第二导电类型泛指p型或n型，比如第一导
电类型是p型，低掺杂p
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型，高掺杂p+型其中之一；第二导电类型是n型，低掺杂n
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型，高掺杂n+型其中之一。或者相反地，第一导电类型是n型，低掺杂n
‑
型，高掺杂n+型其中之一；第二导电类型是p型，低掺杂p
‑
型，高掺杂p+型其中之一。
31.本发明不仅适用于n沟道的沟槽栅igbt结构，也适用于p沟道的沟槽栅igbt结构，仅需将n型和p型材料的导电类型进行互换。
32.本发明的较佳实施例详细描述如下，在该实施例中以n沟道的沟槽栅igbt为例对本发明的沟槽栅igbt的结构及其制作方法进行说明。
33.本发明的另一个实施例，如图1所示，一种沟槽栅igbt，包括：
34.第一导电类型的基层1、沟槽2，第一导电类型的源区7和第二导电类型的基极区。
35.基极区位于基层1的上方，源区7位于基极区的上方。
36.图1中，第一导电类型为n型，第二导电类型为p型。基层1为n
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型，源区7为n+型，基极区为p型。
37.第二导电类型的基极区可以为一种掺杂浓度的基极区，也可以由多个同一类型不同掺杂浓度的基极区共同构成。优选地，第二导电类型的基极区包括第一基极区和第二基极区。图1中，第一基极区为p型基极区6，第二基极区为p+型基极区8。p型基极区6和p+型基极区8共同构成本实施例中的基极区。第二基极区8相对高的掺杂有利于防止二次击穿，并降低接触电阻。
38.沟槽2贯穿源区7和基极区，并向下延伸入基层1。沟槽2分成沟槽上部和沟槽下部，沟槽下部位于基层1中。
39.沟槽下部的底部宽度大于沟槽上部的宽度。底部宽度更宽，曲率半径更大，更容易满足倒角要求。
40.优选，沟槽下部的底部(即沟槽底部)的纵切面的形状为椭圆形或近似椭圆形。
41.如图1所示，被源区和基极区包围的沟槽上部的纵切面的形状为矩形，被基层包围的沟槽下部的纵切面的形状为椭圆形，椭圆形的宽度大于矩形的宽度。图1是一种较优沟槽示意，也可以根据需要设计其他形状(比如圆形)的沟槽。
42.通过更宽的沟槽2底部区域，可以减轻电场在沟槽底部的集中现象；沟槽底部的椭圆形形状，可以进一步减轻电场在沟槽底部的集中现象；从而提高器件的可靠性及耐压能力。
43.另外，在元胞尺寸不变的情况下，当背面空穴载流子注入到n
‑
基层1时，加宽的沟槽底部会导致基区单位面积的空穴载流子浓度更高，从而有效降低器件的通态电阻，降低饱和压降。
44.沟槽下部的内表面覆盖高k介质层3，在沟槽下部填充多晶硅，形成与发射极相连的下多晶硅层42。
45.沟槽上部的内表面覆盖栅极氧化层5，在沟槽上部填充多晶硅，形成与栅极相连的上多晶硅层41。氧化层材料可为二氧化硅。两个多晶硅层中间有氧化层隔离。
46.高k介质层材料的相对介电常数大于7，而氧化层材料，比如二氧化硅，相对介电常数只有3.9。高k介质层材料的临界击穿电场更高，采用高k介质层材料可进一步提高器件的耐压能力和可靠性。高k介质材料可以为氮化硅(si3n4)、二氧化铪(hfo2)、三氧化二铝(al2o3)等。
47.通过栅极氧化层5将沟槽中填充的多晶硅分隔成上多晶硅层41和下多晶硅层42，上多晶硅层41和栅极相连，下多晶硅层42和发射极相连，降低了器件的米勒电容，减少了器件的开关动态损耗，改善了器件的开关特性。
48.另外，通过调节沟槽下部的介质层3的厚度以及介电常数可进一步有效控制器件的输出电容，从而控制器件的关断速度。
49.igbt还包括第一导电类型的缓冲层11和第二导电类型的集电极区层12，缓冲层11位于基层1的下方和集电极区层12的上方。
50.图1中，缓冲层11为n+型，集电极区层12为p+型。
51.还包括绝缘层9、发射极10和集电极13。
52.本实施例，通过将沟槽中填充的多晶硅分隔成上多晶硅层和下多晶硅层，上多晶硅层和栅极相连，下多晶硅层和发射极相连，降低了器件的米勒电容，减少了器件的开关动态损耗，改善了器件的开关特性；通过调节高k介质层3的厚度以及介电常数可进一步有效控制器件的输出电容，从而控制器件的关断速度；通过更宽的沟槽底部、高k的介质层材料提升了igbt器件的耐压能力与可靠性；通过更宽的沟槽底部结构还降低了igbt器件的饱和压降。
53.本发明的另一个实施例，如图2所示，一种沟槽栅igbt的制作方法，包括：
54.步骤s110在第一导电类型的基层衬底上形成沟槽，沟槽分成沟槽上部和沟槽下部，沟槽下部位于基层中。
55.采用n
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半导体材料作为衬底，在衬底上形成n
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基层1(又称为漂移区)，并在衬底上挖沟槽2，沟槽2分成沟槽上部和沟槽下部两部分，沟槽下部位于n
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基层1中。
56.沟槽下部的底部宽度大于沟槽上部的宽度。优选，沟槽下部的底部(即沟槽底部)的纵切面的形状为椭圆形或近似椭圆形。
57.步骤s210形成覆盖沟槽下部的内表面的高k介质层和与发射极相连的下多晶硅层。
58.在沟槽下部的内表面生长高k介质层。高k介质层材料的相对介电常数大于7，且临界击穿电场更高，采用高k介质层材料可以提高介质层的可靠性。高k介质材料可以为氮化硅(si3n4)、二氧化铪(hfo2)、三氧化二铝(al2o3)等。
59.在沟槽下部填充多晶硅，回刻形成与发射极相连的下多晶硅层42。
60.步骤s310形成覆盖沟槽上部的内表面的栅极氧化层和与栅极相连的上多晶硅层。
61.在沟槽上部的内表面生长栅极氧化层。在沟槽上部填充多晶硅，淀积形成与栅极相连的上多晶硅层41。
62.步骤s410在沟槽两侧的半导体衬底中形成第二导电类型的基极区，在基极区内形成第一导电类型的源区。
63.采用离子注入形成基极区和源区。
64.优选地，采用两次离子注入的方式形成第一基极区6和位于第一基极区6内的第二基极区8。第一次离子注入形成相对低掺杂的p型基极区6，第二次离子注入形成相对高掺杂的p+型基极区8。p型基极区6和p+型基极区8共同构成本实施例中的基极区。第二基极区8相对高的掺杂有利于防止二次击穿，并降低接触电阻。
65.采用离子注入在基极区内形成源区。在本实施例中源区7为n+型掺杂。
66.步骤s510在衬底背面形成第一导电类型的缓冲层和第二导电类型的集电极区层。
67.在衬底背面注入n型离子形成n+型的缓冲层11，在背面注入p型离子形成p+型的集电极区层12。
68.至此完成了本实施例半导体器件制作方法的全部步骤，可以理解的是该方法之前、之中或之后还可包括其他工艺步骤，比如，通过淀积形成绝缘层9，通过光刻、干刻形成接触孔，通过溅射金属层，对金属进行光刻、干刻形成发射极10和集电极13等步骤。
69.本实施例，通过将沟槽中填充的多晶硅分隔成上多晶硅层和下多晶硅层，上多晶硅层和栅极相连，下多晶硅层和发射极相连，降低了器件的米勒电容；通过更宽的沟槽底部、高k的介质层材料提升了igbt器件的耐压能力与可靠性；通过更宽的沟槽底部结构还降低了igbt器件的饱和压降。
70.本发明还提供了一个具体实施场景示例，将本申请提供的沟槽栅igbt器件结构及制作方法应用于实际igbt器件制作中，其工艺加工方法如下：
71.步骤1.采用n
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半导体材料作为衬底，在衬底上挖沟槽2；
72.步骤2.在沟槽2上面生长高k的介质层材料3，填充多晶硅，回刻形成区域42；
73.步骤3.生长栅极氧化层5，淀积多晶硅形成区域41；
74.步骤4.离子注入形成p型基极区6、n+源区7以及p+型基极区8；
75.步骤5.淀积绝缘层9；
76.步骤6.通过光刻、干刻形成接触孔；
77.步骤7.溅射金属层，对金属进行光刻、干刻形成发射极10；
78.步骤8.背面减薄；
79.步骤9.背面n型离子注入形成n+缓冲层11，背面p型离子注入形成p+型集电极区层12，背部金属溅射形成集电极13。
80.本实施例，通过上述工艺加工方法可实现如图1所示的高耐压、高可靠性和低导通压降的igbt器件。
81.应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。