杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
[0040]在半导体衬底中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构为浅沟槽隔离结构。隔离结构将半导体衬底分为NFET区和PFET区。半导体衬底中还形成有各种阱(well)结构。此外，半导体衬底上可以被定义有源区。
[0041]在半导体衬底上形成有伪栅极结构，作为示例，伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。牺牲栅介电层的材料优选氧化物，例如二氧化硅。牺牲栅电极层的材料包括多晶硅或无定形碳，特别优选的是多晶硅。
[0042]采用后高K层间介电层/金属栅极工艺在半导体衬底200上形成金属栅极结构。接着在半导体衬底上形成露出有源区201的接触孔，再采用后硅化物工艺在接触孔的底部形成硅化物层202。然后，在半导体衬底上形成局部互连层203和局部互连层204，其中局部互连层203形成在有源区201和浅沟槽隔离区(STI) 205上。
[0043]在采用后硅化物层工艺完成对半导体器件制作的后段制程(BEOL)之后，对制作的半导体器件(晶圆)的进行测试，测试结构包括第一测试结构209A和第二测试结构209B，附图2B为第一测试结构209A的截面图，附图2C为第二测试结构209B的截面图。在半导体器件的测试区域中，半导体器件的两端连接两个金属焊垫206和207，金属焊垫206和207通过ViaO (金属互连线)208，第一局部互连层203、第二局部互连层204以及硅化物层202实现与半导体器件的电性连接。
[0044]在本发明的一【具体实施方式】中，在有源区201和浅沟槽隔离区205的两端连接金属焊点和ViaO (金属互连线)，在测试区域对半导体器件的电阻进行测试。
[0045]如图2B所示，第一测试结构209A位于有源区201上，第一测试结构209A和所述有源区201之间形成有硅化物层202，第一测试结构209A包括位于所述硅化物层202上的条状金属测试件203A，条状金属测试件203A优选为局部互连层203A，以及分别位于条状金属测试203A两端的测试电压施加端和测试电流读取端。具体的，在具有有源区201的半导体衬底200上形成硅化物层202，在硅化物层202上形成局部互连层203A和局部互连层204A，优选的，局部互连层204A位于有源区两端。在有源区两端的局部互连层204A上形成ViaO (金属互连线)208A, ViaO (金属互连线)与金属焊垫206A、206B相连接。
[0046]如图2C所示，所述第二测试结构209B位于隔离结构205上，隔离结构205优选为浅沟槽隔离结构205，第二测试结构209B包括位于隔离结构205上条状金属测试件203B，条状金属测试件203B优选为局部互连层203B，以及分别位于条状金属测试件203B两端的测试电压施加端和测试电流读取端。具体的，在具有浅沟槽隔离结构的半导体衬底200上形成局部互连层203B和局部互连层204B，隔离结构205与条状金属测试件203B之间不具有硅化物层。优选的，局部互连层204B位于浅沟槽隔离结构两端。在浅沟槽隔离结构两端的局部互连层204B上形成ViaO (金属互连线)208B，ViaO (金属互连线)与金属焊垫207A、207B相连接。
[0047]优选地，第一测试结构209A中的条状金属测试件203A和第二测试结构中的209B的条状金属测试件203B的结构相同。
[0048]优选地，第一测试结构209A中的条状金属测试件203A和第二测试结构中的209B的条状金属测试件203B的结构两者平行设置。
[0049]在本发明的一具体实施例中，将位于半导体器件两端的金属焊垫连接上正向电压，其中，一个金属焊垫与电源的正极相连接，另一个金属焊垫与电源的负极相连接，半导体器件与电源的具体的连接方式根据具体的工艺需要进行选择，电源的连接对于本领域的技术人员是熟知的技术手段，在此就不详细论述。与可选的，在电路中可以串联一个限流电阻。然后，采用电流表测量形成有局部互连层和硅化物层的有源区之间的正向导通电流，以及形成有局部互连层的浅沟槽隔离区之间的正向导通电流。
[0050]优选的，如图2B所示，在金属焊垫206A与电源的正极相连接，金属焊垫206B与电源的负极相连接，第一测试结构209A的测试电压值为Vtestl。然后，采用电流表测量形成有条状金属测试件203A和硅化物层202的有源区201之间的正向导通电流，经测量得出测试电流为Imeal。对于如图2B所述的测试结构209A，测试位于有源区201上的条状金属测试件203A和硅化物层202的并联电阻，根据测试得到的参数可以测量得出条状金属测试件203A和硅化物层202的并联方电阻RSl=Vtestl/Imeal。
[0051]优选的，如图2C所示，在金属焊垫207A与电源的正极相连接，金属焊垫207B与电源的负极相连接，第二测试结构209B的测试电压值为Vtest2。然后，采用电流表测量形成有条状金属测试件203B的浅沟槽隔离区205之间的正向导通电流，经测量得出测试电流为Imea20对于如图2C所述的测试结构209B，位于浅沟槽隔离区205上的条状金属测试件203B，浅沟槽隔离区205与金属测试件203B之间不具有硅化物层202，根据测试得到的参数可以测量得出条状金属测试件203B的方电阻RS2=Vtest2/Imea2。
[0052]优选地，第一测试结构209A的测试电压与所述第二测试结构209B测试电压大小相同。
[0053]优选地，根据测量计算得出的位于有源区上的条状金属测试件203A和硅化物层202的并联方电阻值RSl以及位于浅沟槽隔离区上的条状金属测试件203B的方电阻值RS2，可以计算得出半导体器件中硅化物层202的电阻值RS，RS=RS1*RS2/ (RS2-RS1)。
[0054]综上所述，根据本发明提出的一种测试硅化物电阻的测试结构，该测量硅化物电阻的测试结构包括两个测试结构，通过计算有源区上的并联的硅化物层和条状金属测试件的电阻值以及计算隔离结构区上的条状金属测试件以间接的测量硅化物层的电阻值，在后栅极工艺中提供准确硅化物层电阻测量的测试结构。
[0055]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
【主权项】
1.一种用于测量硅化物电阻的测试结构，包括: 第一测试结构和第二测试结构，所述第一测试结构位于有源区上，所述第二测试结构位于隔离结构上，其中所述第一测试结构和所述有源区之间形成有硅化物层； 所述第一测试结构包括位于所述硅化物层上的第一条状金属测试件，以及分别位于所述第一条状金属测试件两端的第一测试电压施加端和第一测试电流读取端； 所述第二测试结构包括位于所述隔离结构上第二条状金属测试件，以及分别位于所述第二条状金属测试件两端的第二测试电压施加端和第二测试电流读取端。
2.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一条状金属测试件与第二条状金属测试件两者平行设置。
3.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述隔离结构为浅沟槽隔离。
4.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述隔离结构与所述第二条状金属测试件之间不具有硅化物层。
5.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一条状金属测试件与所述第二条状金属测试件为局部互连层。
6.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一测试电压与所述第二测试电压大小相同。
7.根据权利要求1所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一测试结构用于测量位于所述有源区上的所述硅化物层和所述第一条状金属测试件的并联电阻，所述第二测试结构用于测量位于所述隔离结构上的所述第二条状金属测试件的电阻，位于所述有源区上的所述硅化物层和所述第一条状金属测试件的并联阻值为RS1，位于所述隔离结构上的所述第二条状金属测试件的阻值为RS2，所述硅化物层的阻值为RS1*RS2/(RS2-RS1)。
8.根据权利要求7所述的用于测量硅化物电阻的测试结构，其特征在于，所述第一测试结构的所述第一测试电压为Vtestl，根据所述第一测试结构得到的第一测试电流为1_1;所述RSl为Vtestl/lmeal ?
9.根据权利要求7所述的用于测量硅化物电阻的测试结构，其特征在于，所述第二测试结构的第二测试电压值为Vtest2，根据所述第二测试结构得到的第二测试电流为1_2，所述 RS2 为 Vtest2/Imea2。
【专利摘要】本发明提供一种用于测量硅化物电阻的测试结构，根据本发明提出的一种用于测量硅化物电阻的测试结构，该用于测量硅化物电阻的测试结构包括两个测试结构，通过计算有源区上的并联的硅化物层和条状金属测试件的电阻值以及计算隔离结构上的条状金属测试件以间接的测量硅化物层的电阻值，在后栅极工艺中提供准确硅化物层电阻测量的测试结构。
【IPC分类】H01L23-544, H01L21-66
【公开号】CN104658938
【申请号】CN201310594762
【发明人】林艺辉
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年5月27日
【申请日】2013年11月21日