br>[0288]参见图56B，第三方向上相邻的虚设位线298a和位线298之间的距离可以大于相邻的位线298之间的距离。
[0289]在示例实施方式中，通过位线298和虚设位线298a转输或者施加的电信号可以彼此不同。于是，虚设位线298a和位线298之间的距离可以被增大，以降低(和/或防止)不同电信号的耦合或者波动。
[0290]参见图56C，垂直存储器件可以包括布置在不同的层或者不同的水平面的多个虚设位线。例如，第一虚设位线298b可以经由第一虚设位线接触294a被电连接至虚设垫255a，第二虚设位线298c可以经由第二虚设位线接触294b被电连接至虚设垫255a。在此情形下，第一和第二虚设位线298b和298c可以被布置在不同的绝缘中间层上。
[0291]图57是剖视图，其示出根据示例实施方式的一垂直存储器件。例如，图57示出包括层叠在周边电路上的存储单元结构的垂直存储器件。所述存储单元结构可以具有与图27中示出的元件和/或构造实质上相同或者类似的元件和/或构造。在示例实施方式中，所述存储单元结构可以具有与图1、图17、图22、图38、图39A和39B、图40、图48A和48B、图53A至53C、以及图59至62中示出的元件和/或构造实质上相同或者类似的元件和/或构造。
[0292]以下，还参照图57说明制造该垂直存储器件的方法。省略关于与参照图28至37示出的工艺实质上相同或者类似的工艺的详细说明。
[0293]参见图57，垂直存储器件可以包括形成在衬底300上的周边电路、以及布置在周边电路上的存储单元结构。
[0294]包括单晶硅或者单晶锗的半导体衬底可以用作衬底300。衬底300可以被划分成存储单元区域I和周边电路连接区域II。存储单元结构可以被布置在存储单元区域I上。存储单元结构和周边电路通过其彼此电连接的连接配线结构可以被布置在周边电路连接区域II上。
[0295]周边电路可以包括栅结构330、第一插塞340、第二插塞355、第三插塞365、第一配线345和第二配线360。第一杂质区域303和第二杂质区域305可以形成在衬底300的邻近于栅结构330的上部。在示例实施方式中，第一杂质区域303可以包括η型杂质，第二杂质区域305可以包括P型杂质。在此情形下，η沟道金属氧化物半导体(NMOS)晶体管可以由第一杂质区域303和栅结构330定义，P沟道金属氧化物半导体(PMOS)晶体管可以由第二杂质区域305和栅结构330定义。
[0296]栅结构330可以包括顺序层叠在衬底300上的栅绝缘层图案310和栅电极315。栅结构330可以进一步包括形成在栅绝缘层图案310和栅电极315的侧壁上的栅间隔物320。
[0297]第一插塞340可以穿过覆盖栅结构330的第一绝缘层335形成，从而被电连接至杂质区域303和305。第一配线345可以形成在第一绝缘层335和第一插塞340上。
[0298]第二绝缘层350可以形成在第一绝缘层335上从而覆盖第一配线345。第二插塞355可以穿过第二绝缘层350形成，从而被电连接至第一配线345。第二配线360可以形成在第二绝缘层350和第二插塞355上。覆盖第二配线360的下绝缘层200可以形成在第二绝缘层350上。第三插塞365可以穿过下绝缘层200形成，从而被电连接至第二配线360。
[0299]图57示出双层配线结构，然而配线结构可以包括至少三个层。
[0300]存储单元结构可以形成在存储单元区域I的下绝缘层200上。连接配线结构可以形成在周边电路连接区域II的下绝缘层200上。存储单元结构可以通过例如与参照图28至37示出的工艺实质上相同或者类似的工艺形成。
[0301]连接配线结构可以包括形成在第二沟道层206上的保护层370、以及穿过保护层370形成并且连接存储单元结构和周边电路的连接接触。连接接触可以包括第一连接接触374和第二连接接触378。
[0302]在示例实施方式中，绝缘中间层212和牺牲层214 (见图29)的形成在周边电路连接区域II上的部分可以被去除以形成开口。填充该开口的绝缘层可以被形成，然后该绝缘层的上部可以被平坦化以形成保护层370。
[0303]第一连接接触374可以形成在穿过保护层370、第二沟道层206和分隔绝缘层204延伸的第一接触孔373中。第一绝缘层图案372可以形成在第一接触孔373的侧壁上以围绕第一连接接触374。
[0304]第四杂质区域208d可以形成在第一沟道层202的与第一连接接触374接触的上部处。例如，第四杂质区域208d可以包括P型杂质。包括在存储单元结构中并且用作CSL的第三杂质区域208c可以包括η型杂质。
[0305]在示例实施方式中，在形成第一接触孔373之后，P型杂质可以通过第一接触孔373被注入，以在第一沟道层202的上部形成第四杂质区域208d。第一绝缘层图案372可以形成在第一接触孔373的侧壁上，然后填充第一接触孔373的剩余部分的第一连接接触374可以被形成。
[0306]第二连接接触378可以形成在穿过保护层370、第二沟道层206、分隔绝缘层204和第一沟道层202延伸的第二接触孔375中。第二绝缘层图案376可以形成在第二接触孔375的侧壁上以围绕第二连接接触378。
[0307]第二连接接触378可以接触第三插塞365以被电连接至第二配线360。在示例实施方式中，第二连接接触378可以经由第二配线360被电连接至PMOS晶体管的第二杂质区域 305。
[0308]上绝缘层290可以遍及存储单元区域I和周边电路连接区域II形成以覆盖保护层370。第四插塞380可以穿过上绝缘层290形成，从而接触第一和第二连接接触374和378。导电层390可以布置在周边电路连接区域II的上绝缘层290上，从而被电连接至多个第四插塞380。导电层390可以沿第二方向延伸，并且每个导电层390可以被电连接至接触第一和第二连接接触374和378的两个第四插塞380。
[0309]图58是剖视图，其示出根据示例实施方式的一垂直存储器件。为了简洁起见，省略关于与参照图57示出的元件和/或构造实质上相同或者类似的元件和/或构造的详细说明。
[0310]参见图58，第二沟道层206和分隔绝缘层204可以仅形成在存储单元区域I上，并且可以不在周边电路连接区域II上延伸。在此情形下，第一连接接触374可以穿过保护层370a形成从而接触第四杂质区域208d，第二连接接触378可以穿过保护层370a和第一沟道层202形成从而接触第三插塞365。
[0311]在示例实施方式中，绝缘中间层212、牺牲层214、第二沟道层206和分隔绝缘层204(见图29)的形成在周边电路连接区域II上的部分可以被去除从而形成开口。填充该开口的绝缘层可以被形成，然后该绝缘层的上部可以被平坦化以形成保护层370a。
[0312]图59是剖视图，其示出根据示例实施方式的一垂直存储器件。
[0313]参见图59，除低电阻层中图案的宽度可以不同之外，垂直存储器件可以与本申请的图21中的垂直存储器件相同或者类似。如图59中所示，在示例实施方式中，低电阻层102c可以被图案化，使得低电阻层102c中的图案中的每一个相应于多个沟道孔120。在图59中，在低电阻层102c中的图案中的每一个上方有沟道孔120中的两个，但是示例实施方式不局限于此。例如，替代地，低电阻层102c的图案可以具有更大的宽度，从而在低电阻层102c中的图案中的每一个上方有沟道孔中的三个或更多个。
[0314]图60是剖视图，其示出根据示例实施方式的一垂直存储器件。
[0315]参见图60，除低电阻层中的图案和欧姆接触层图案的宽度可以不同之外，垂直存储器件可以与本申请的图22中的垂直存储器件相同或者类似。如图60中所示，在示例实施方式中，低电阻层102d可以被图案化，因此低电阻层102d中的图案中的每一个相应于多个沟道孔120。在图60中，在低电阻层102d中的图案中的每一个上方有沟道孔120中的两个，但是示例实施方式不局限于此。例如，替代地，低电阻层102d的图案可以具有更大的宽度，从而在低电阻层102d中的图案中的每一个上方有沟道孔中的三个或更多个。欧姆接触层图案104b可以被图案化，因此欧姆接触层图案104b中的图案的宽度与低电阻层102d中的图案的宽度相同。
[0316]图61是剖视图，其示出根据示例实施方式的一垂直存储器件。
[0317]参见图61，除半导体图案的高度之外，垂直存储器件可以与本申请的图39A中的垂直存储器件相同或者类似。如图61中所示，在示例实施方式中，垂直存储器件可以包括半导体图案230a，半导体图案230a不竖直地延伸穿过栅线280中最下面的一个(例如280a)ο
[0318]图62是剖视图，其示出根据示例实施方式的一垂直存储器件。
[0319]参见图62，除低电阻层102a可以被图案化之外，垂直存储器件可以与本申请的图61中的垂直存储器件相同或者类似。虽然图62中未示出，但是欧姆接触层图案(例如，见图22中的104a)可以形成在低电阻层102a上。
[0320]根据发明构思的示例实施方式，低电阻层或者具有至少两个不同的层的沟道层可以被用于垂直存储器件，从而垂直存储器件的电阻和泄漏电流可以被减小。该垂直存储器件可以被实施成竖直层叠在周边电路区域上的存储单元结构。
[0321]上文是对示例实施方式的说明，并且不应当被解释成对其进行限制。虽然已经描述了一些示例实施方式，但是本领域技术人员将轻易地理解:在示例实施方式中，许多修改是可允许的，而不本质上背离权利要求的范围。因此，所有这样的修改旨在被包括在权利要求的范围内。在权利要求中，装置加功能的条款旨在涵盖本文中被描述为执行所述功能的结构，并且不仅涵盖结构上的同等物，还涵盖等效的结构。
[0322]本申请要求2014年2月3日在韩国知识产权局(KIPO)提交的第10-2014-0011902号韩国专利申请的优先权，其内容被全部引用合并于此。
【主权项】
1.一种垂直存储器件，包括: 下绝缘层； 在所述下绝缘层上的低电阻层； 在所述低电阻层上的沟道层； 在所述沟道层上的多个垂直沟道，所述垂直沟道在相对于所述沟道层的顶表面垂直的第一方向上延伸，所述垂直沟道包括外侧壁；以及 围绕所述垂直沟道的所述外侧壁的多个栅线，所述栅线在所述第一方向上层叠并且彼此间隔开。
2.如权利要求1所述的垂直存储器件，进一步包括: 在所述低电阻层和所述沟道层之间的欧姆接触层。
3.如权利要求2所述的垂直存储器件，其中 所述欧姆接触层和所述沟道层包括掺以P型杂质的多晶硅，以及 所述欧姆接触层的杂质浓度大于所述沟道层的杂质浓度。
4.如权利要求1所述的垂直存储器件，其中所述低电阻层包括金属、金属氮化物和金属硅化物中的至少一种，以及 所述低电阻层的电阻小于所述沟道层的电阻。
5.如权利要求1所述的垂直存储器件，其中所述低电阻层具有埋在所述下绝缘层中的直线形状和埋在所述下绝缘层中的岛形状之一。
6.如权利要求1所述的垂直存储器件，还包括: 在所述低电阻层上的欧姆接触图案，其中 所述下绝缘层包括至少一个沟槽， 所述低电阻层填充所述沟槽的下部，以及 所述欧姆接触图案填充所述沟槽的剩余部分。
7.—种垂直存储器件，包括: 下绝缘层； 在所述下绝缘层上的第一沟道层； 在所述第一沟道层上的第二沟道层，所述第二沟道层和所述第一沟道层在相对于所述第二沟道层的顶表面垂直的第一方向上彼此间隔开； 在所述第一沟道层上的多个垂直沟道，所述垂直沟道在所述第一方向上延伸；以及多个栅线，所述栅线围绕所述垂直沟道的外侧壁，所述栅线在所述下绝缘层上在所述第一方向上层叠并且在所述第一方向上彼此间隔开。
8.如权利要求7所述的垂直存储器件，其中 所述第一沟道层和所述第二沟道层包括掺以P型杂质的多晶硅，以及 所述第一沟道层的杂质浓度大于所述第二沟道层的杂质浓度。
9.如权利要求7所述的垂直存储器件，其中所述第一沟道层的厚度大于所述第二沟道层的厚度。
10.如权利要求7所述的垂直存储器件，还包括: 半导体图案，其将所述第一沟道层和所述第二沟道层彼此连接， 其中所述垂直沟道在所述半导体图案上。
11.如权利要求10所述的垂直存储器件，其中 所述第二沟道层围绕所述半导体图案的外侧壁，以及 所述第二沟道层被配置来用作地选择晶体管的沟道。
12.如权利要求7所述的垂直存储器件，其中 所述垂直沟道包括第一垂直沟道和第二垂直沟道， 其中所述第一垂直沟道在所述第二沟道层上，以及 所述第二垂直沟道与所述第一垂直沟道的内壁邻接，并且延伸穿过所述第二沟道层。
13.如权利要求12所述的垂直存储器件，其中所述第二垂直沟道接触所述第一沟道层O
14.如权利要求7所述的垂直存储器件，其中 所述第一沟道层包括多个线图案，以及 所述线图案中的每一个重叠至少一个包括多个所述垂直沟道的沟道列。
15.如权利要求7所述的垂直存储器件，还包括: 半导体衬底；以及 在所述半导体衬底上的周边电路，其中 所述下绝缘层在所述半导体衬底上，以及 所述下绝缘层覆盖所述周边电路。
16.—种垂直存储器件，包括: 下绝缘层； 在所述下绝缘层上的多个栅线，所述栅线在第一方向上彼此间隔开，所述栅线限定沟道孔和开口； 在所述栅线和所述下绝缘层之间的沟道层； 在所述下绝缘层上的多个垂直沟道，所述垂直沟道在所述第一方向上延伸穿过所述栅线的所述沟道孔；以及 在所述下绝缘层和所述垂直沟道之间的低电阻层和阱层中的至少一个。
17.如权利要求16所述的垂直存储器件，其中 所述低电阻层在所述下绝缘层和所述垂直沟道之间， 所述沟道层在所述垂直沟道和所述低电阻层之间，以及 所述沟道层的电阻大于所述低电阻层的电阻。
18.如权利要求16所述的垂直存储器件，还包括: 在所述下绝缘层上的半导体图案，其中 所述垂直沟道在所述半导体图案上。
19.如权利要求16所述的垂直存储器件，还包括: 分隔绝缘层，其中 所述阱层在所述下绝缘层和所述垂直沟道之间， 所述沟道层在所述分隔绝缘层上，以及 所述分隔绝缘层在所述阱层和所述沟道层之间。
20.如权利要求16所述的垂直存储器件，还包括: 位线，其电连接至所述垂直沟道；公共源线；以及在所述沟道孔中的电介质层结构，其中所述电介质层结构在所述垂直沟道和所述栅线之间，所述沟道层包括通过所述栅线中的所述开口暴露的杂质区域，以及所述公共源线被电连接至所述杂质区域。
【专利摘要】本发明公开了垂直存储器件。根据示例实施方式，一种垂直存储器件包括在下绝缘层上的低电阻层、在低电阻层上的沟道层、在沟道层上的多个垂直沟道、以及多个栅线。垂直沟道在相对于沟道层的顶表面垂直的第一方向上延伸。栅线围绕垂直沟道的外侧壁，并且在第一方向上层叠并且彼此间隔开。
【IPC分类】H01L27-115
【公开号】CN104821322
【申请号】CN201510055617
【发明人】李昌炫
【申请人】三星电子株式会社
【公开日】2015年8月5日
【申请日】2015年2月3日
【公告号】US20150221666