半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请交叉引用
[0002]通过引用将2014年2月6日提交的日本专利申请N0.2014-021247的公开内容(包括说明书，附图以及摘要)整体并入本文。
技术领域
[0003]本发明涉及一种半导体器件并且例如适用于采用氮化物半导体的半导体器件中。
【背景技术】
[0004]因为诸如氮化镓(GaN)的氮化物半导体具有大于硅(Si)的带隙并具有大的临界电场，因此能够实现高击穿电压以及低损耗功率器件。但是这种功率器件是常开型，因此在研宄为器件提供常闭特性的栅结构。
[0005]例如，专利文献I (日本未审专利申请公布N0.2009-9993)公开了一种半导体器件，在其硅pin 二极管上具有采用AlGaN/GaN异质结结构的HEFT。这种半导体器件的源电极通过贯穿阻挡层，沟道层以及缓冲层并到达P型硅层的沟槽耦合至P型硅层。
[0006]专利文献2 (日本未审专利申请公布N0.2007-103451)公开了一种常闭型半导体器件，其具有由Ala 2Ga0 8N层，GaN层以及InGaN层组成的层萱部。
[0007]专利文献3 (日本未审专利申请公布N0.2009-200096)公开了一种氮化物半导体器件，特征在于当施加高偏压时产生较小泄漏电流且在器件截止时具有较小损耗。
[0008][专利文献]
[0009][专利文献I]日本未审专利申请公布N0.2009-9993
[0010][专利文献2]日本未审专利申请公布N0.2007-103451
[0011][专利文献3]日本未审专利申请公布N0.2009-200096
【发明内容】
[0012]本发明人已经致力于如上所述采用氮化物半导体的半导体器件的研宄和开发，并且已经对它们的特性改善进行了透彻的研宄。特别地，已经对栅泄漏的降低，常闭特性的改善等进行了透彻的研宄。在研宄过程中，已经发现采用氮化物半导体的半导体器件特性存在进一步提升的空间。
[0013]本文说明书以及附图将使另外的问题和新颖的特征显而易见。
[0014]以下将简要概述本文公开的实施例中的典型实施例。
[0015]本文公开的第一实施例中所示的半导体器件具有各形成在衬底上方的第一氮化物半导体层，第二氮化物半导体层，第三氮化物半导体层以及第四氮化物半导体层。其还具有设置在第三氮化物半导体层上方的栅电极以及分别形成在栅电极两侧的第一电极和第二电极。第一氮化物半导体层耦合至第一电极。
[0016]本文公开并在以下典型实施例中示出的半导体器件具有改善的特性。
【附图说明】
[0017]图1是示意性示出第一实施例的半导体器件的构造的截面图；
[0018]图2是示出比较示例的半导体器件(MISFET)的构造的截面图；
[0019]图3是比较示例的半导体器件(MISFET)的栅电极部分的深度方向上的带隙图；
[0020]图4是当栅电压设定在阈值电压时，第一实施例的半导体器件(MISFET)的栅电极部分的深度方向上的带隙图；
[0021]图5是示出第一实施例的半导体器件的构造的截面图；
[0022]图6是示出第一实施例的半导体器件的构造的平面图；
[0023]图7是示出第一实施例的半导体器件的制造步骤的截面图；
[0024]图8是示出图7之后的第一实施例的半导体器件的制造步骤的截面图；
[0025]图9是示出图8之后的第一实施例的半导体器件的制造步骤的截面图；
[0026]图10是示出图9之后的第一实施例的半导体器件的制造步骤的截面图；
[0027]图11是示出图10之后的第一实施例的半导体器件的制造步骤的截面图；
[0028]图12是示出图11之后的第一实施例的半导体器件的制造步骤的截面图；
[0029]图13是示出第一实施例的半导体器件(MISFET)中缓冲层BU2的Al含量和阈值电压之间关系的曲线图；
[0030]图14是示出第一实施例的半导体器件(MISFET)中缓冲层BU2的Al含量和导通电阻之间关系的曲线图；
[0031]图15是示意性示出第二实施例的半导体器件的构造的截面图；
[0032]图16是示出第二实施例的半导体器件的构造的截面图；
[0033]图17是示出第二实施例的半导体器件的构造的平面图；
[0034]图18是示出第二实施例的半导体器件的制造步骤的截面图；
[0035]图19是示出图18之后的第二实施例的半导体器件的制造步骤的截面图；
[0036]图20是示出图19之后的第二实施例的半导体器件的制造步骤的截面图；
[0037]图21是示出图20之后的第二实施例的半导体器件的制造步骤的截面图；
[0038]图22是示意性示出第三实施例的半导体器件的构造的截面图；
[0039]图23是示出第三实施例的半导体器件的构造的截面图；
[0040]图24是示出第三实施例的半导体器件的构造的平面图；
[0041]图25是示出第三实施例的半导体器件的制造步骤的截面图；
[0042]图26是示出图25之后的第三实施例的半导体器件的制造步骤的截面图；
[0043]图27是示出图26之后的第三实施例的半导体器件的制造步骤的截面图；
[0044]图28是示出图27之后的第三实施例的半导体器件的制造步骤的截面图；
[0045]图29是示出第一实施例的另一构造的截面图。
【具体实施方式】
[0046]在以下实施例中，为了方便起见，如果必要，则在分成多个部分或实施例之后进行说明。除非另外特别说明，否则这些部分或实施例彼此相关，但是它们中的一个可以是另一个的一部分或整体的变型示例，应用示例，详细说明，补充说明等等。在以下实施例中，当涉及元件数量(包括数量，数值，量，范围等)时，除非另外特别说明或原则上该数量显然限于特定数量，否则数量不限于特定数量而是可以是大于或小于特定数量。
[0047]此外，在以下实施例中，除非另外特别说明或原则上显然必要，否则组成部分(包括部分步骤等)通常不是必要的。类似地，在以下实施例中，当涉及组成部分的形状，位置关系等时，除非另外特别说明或原则上显然不同，否则基本上与其近似或类似的也涵盖其中。这也适用于上述数量(包括数量，数值，量，范围等等)。
[0048]以下将根据附图详细说明实施例，在用于说明实施例的所有附图中，具有相同功能的构件将由相同或相似的参考数字表示并省略重复说明。当存在彼此类似的多个构件(位置)时，符号可添加至表示通用术语的参考数字中，以便显示独立或特定的位置。在以下实施例中，除非另外特别必要，否则原则上不再重复相同或相似部分的说明。
[0049]在以下实施例中采用的附图中，有时即使截面图也不存在阴影，以有助于理解，或即使平面图也可存在阴影，以有助于理解。
[0050]在截面图和平面图中，各个位置的尺寸并未对应实际器件的尺寸。为了有助于理解，可相对放大特定位置的尺寸。即使在截面图和平面图彼此对应时，特定位置的尺寸也可被相对的放大以有助于附图的理解。
[0051](第一实施例)
[0052]以下将参考附图具体说明本实施例的半导体器件。
[0053][结构说明]
[0054]图1是示意性示出本实施例的半导体器件的构造的截面图。图1中所示的本实施例的半导体器件(半导体元件)是采用氮化物半导体的MIS (金属绝缘体半导体)型场效应晶体管(FET)。这种半导体器件可用作高电子迀移率晶体管(HEMT)型功率晶体管。本实施例的半导体器件是所谓的凹栅型半导体器件。
[0055]本实施例的半导体器件在其衬底S上具有依次形成的成核层NUL，超晶格层，缓冲层BUl，缓冲层BU2，沟道层(也称为“电子运行层”)CH,以及阻挡层BA。
[0056]成核层NUL由氮化物半导体层制成。超晶格层SL由多个氮化物半导体层制成。缓冲层BUl由氮化物半导体层制成且缓冲层BU2由具有小于缓冲层BUl的电子亲和势的氮化物半导体层制成。沟道层CH由具有大于缓冲层BU2的电子亲和势的氮化物半导体层制成。阻挡层BA由具有小于沟道层CH的电子亲和势的氮化物半导体层制成。
[0057]对于衬底S来说，例如可采用由包含P型杂质的Si (硅)制成的衬底(p+Si衬底)。替代由硅制成的上述衬底，由诸如GaN的氮化物半导体制成的衬底也可用作衬底S。也可采用由A1N，SiC,蓝宝石等制成的衬底。
[0058]形成成核层NUL以便在诸如超晶格层SL的将要形成在其上的层生长时产生晶核。对于成核层NUL来说，例如可采用氮化铝(AlN)层。当GaN衬底用作衬底S时可省略成核层 NUL。
[0059]超晶格层SL形成为改善将要在其上形成的氮化物半导体的结晶度，且同时缓和将要层叠的氮化物半导体的膜应力。对于超晶格层SL来说，通过多个循环，层叠氮化镓(GaN)层和氮化铝(AlN)层的层叠膜(AlN/GaN膜)获得超晶格结构。
[0060]缓冲层BUl例如由GaN层的氮化物半导体层制成。GaN层例如具有约10nm的厚度。
[0061]缓冲层BU2由具有小于缓冲层BUl的电子亲和势的氮化物半导体层制成。缓冲层BU2例如由AlGaN层制成。AlGaN层例如具有约100nm的厚度。
[0062]沟道层CH由具有大于缓冲层BU2的电子亲和势的氮化物半导体层制成。沟道层CH例如由GaN层制成。GaN层例如具有约50nm的厚度。
[0063]阻挡层BA由具有小于沟道层CH的电子亲和势的氮化物半导体层制成。阻挡层BA例如由AlGaN层制成。AlGaN层例如具有约15nm的厚度且Al含量例如约为20 %(Ala2Gaa8N) ο
[0064]本实施例的MISFET在其沟道层CH上方具有通过栅绝缘膜GI形成的栅电极GE以及分别位于栅电极GE两侧的源电极SE和漏电极DE。漏电极DE设置在阻挡层BA上且源电极SE设置在耦合部VIA上。栅电极GE经由栅绝缘膜GI位于贯穿阻挡层BA并到达沟道层CH中部的沟槽(也称为“凹槽”或“凹陷”)T中。
[0065]对于栅绝缘膜GI来说，例如可采用氧化铝(Al2O3)膜。氧化铝膜例如具有约50nm的厚度。
[0066]对于栅电极GE来说，例如可采用氮化钛(TiN)膜。氮化钛膜例如具有约200nm的厚度。
[0067]对于源电极SE和漏电极DE来说，例如可采用通过在TiN膜上层叠Al膜获得的层叠膜。TiN膜例如具有约50nm厚度且Al膜例如具有约100nm厚度。对于源电极SE和漏电极DE的材料来说，可采用任何能与下层氮化物半导体层形成欧姆接触的材料。
[0068]对于耦合部VIA来说，类似于上述源电极SE和漏电极DE，可采用通过在TiN膜上层叠Al膜获得的层叠膜。TiN膜例如具有约50nm厚度且Al膜例如具有约100nm厚度。对于构成耦合部VIA的材料来说，可采用任何能与设置在通孔TH底部上的氮化物半导体层形成欧姆接触的材料。构成源电极SE，漏电极DE以及耦合部VIA的主要元素Al通过在Al膜形成之后执行的连续热处理(但是直至550°C )而与氮化物半导体层形成欧姆接触。
[0069]栅电极GE上具有层间绝缘膜，且源电极SE，漏电极DE以及层间绝缘膜上具有保护膜(参考图5)。对于层间绝缘膜来说，例如可采用诸如氧化硅膜的绝缘膜，而对于保护膜来说，可采用诸如氮氧化硅(S1N)膜的绝缘膜。
[0070]以下将说明这种MISFET的一个操作示例。例如，当通过施加足以达到正侧的栅偏压而导通时，电流借助