作为载流子的直接在栅电极GE下积累的电子而流动。在源电极SE部分和栅电极GE部分之间，以及在栅电极GE部分和漏电极DE部分之间，电流借助产生在阻挡层BA和沟道层CH之间的界面处并作为载流子的高迀移率二维电子气2DEG1流动。当通过施加足以达到负侧的栅偏压而截止时，由于二维电子气2DEG1的耗尽，因此其可承受在源和漏之间的高电压施加过程中的高电压。在从截止态转换至导通态时的阈值栅电压是一个重要的参数，且这里通过每单位面积的漏电流(1Ε-5Α/_)来定义。
[0071]根据本实施例，缓冲层BUl和具有小于缓冲层BUl的电子亲和势的缓冲层BU2的层叠部提供在沟道层CH下，并提供到达比这些缓冲层之间的界面更低位置且耦合至源电极SE的耦合部VIA。这能使耦合部VIA将缓冲层BUl的电势接近源电势(例如地电势)且还能在缓冲层BUl和缓冲层BU2之间的界面处产生二维电子气2DEG2。因此，如将在下文所述的，可实现阈值电压的增大以及常闭特性的改善。
[0072]图2是示出比较示例的半导体器件(MISFET)的构造的截面图。图2中所示的比较示例的半导体器件没有配备耦合部VIA。图3是比较示例的半导体器件(MISFET)的栅电极部的深度方向上的带隙图。图4是当第一实施例的半导体器件(MISFET)的栅电压设定为阈值电压时的栅电极部的深度方向上的带隙图，并且示出二维电子气2DEG2的情况。
[0073]如图3中所示，当没有如图2中所示提供耦合部VIA时，将不可避免的抑制阈值电压的增大。
[0074]具体来说，因为如图3中所示，存在于沟道层(GaN) CH和缓冲层(AlGaN) BU2之间的界面处的负极化电荷(-σρο?)升高电子的电势，这能有效抑制泄漏电流并增大阈值电压。但是当缓冲层(AlGaN)BU2下具有包括小于缓冲层(AlGaN)BU2的电子亲和势的氮化物半导体层(这里是指缓冲层(GaN)BUl)时，存在幅值类似于上述负极化电荷(-σρο?)的正极化电荷(+σρο?)且其偏移负极化电荷(_σΡο1)，使得不能实现预期阈值电压的增大。以这种方式，抑制了阈值电压的增大。
[0075]另一方面，如图4中所示，当在缓冲层(AlGaN) BU2和缓冲层(GaN)BUl之间的界面处产生二维电子气2DEG2时，正极化电荷(+ο pol)借助这种二维电子气2DEG2而偏移，致使缓冲层(GaN)BUl和缓冲层(AlGaN)BU2之间的界面处的净电荷急剧下降。因此，存在于沟道层(GaN) CH和缓冲层(AlGaN) BU2之间的界面处的负极化电荷(_σρ01)没有偏移且可实现阈值电压的增大以及常闭特性的改善。
[0076]以下将参考图4说明适于有效致使阈值增大效应的条件。
[0077]存在于沟道层(GaN) CH和缓冲层(AlGaN) BU2之间的界面处的负极化电荷_σρο1(σρο1>0)再没有施加外部电压的情况下将正斥电荷(+。Μ)吸引至栅电极GE—侧。因此产生从栅电极GE —侧延伸至负极化电荷的电场EGaN。当栅电压Vg与阈值电压Vth —致时的带隙对齐如图4中所示。除非栅绝缘膜在其内部或其界面具有电荷，否则栅绝缘膜中的电场Eox由以下关系方程(方程I)确定:
[0078]ε GaN.EGaN = ε οχ.Εοχ...(方程 I)
[0079]其中ε GaN表示GaN的比介电常数且ε οχ表示栅绝缘膜的比介电常数。
[0080]此时，内建电压Vox ( = Eox *tox)施加至具有tox厚度的栅绝缘膜且阈值电压通过这种内建电压而增大。阈值电压Vth可由以下关系方程(方程2)表达:
[0081 ] Vth = Φ Β+Εοχ.tox- Δ EC...(方程 2)
[0082]其中相对于构成栅电极的金属的势皇高度由ΦΒ表示且栅绝缘膜和沟道层(GaN)CH之间的带隙不连续性由Δ EC表示。
[0083]随后将方程I代入方程(2)以获得以下有理方程(方程3)，其中阈值电压Vth是沟道层(GaN)CH的电场EGaN的函数。
[0084]Vth = ΦΒ+( ε GaN/ ε οχ).EGaN.tox- Δ EC...(方程 3)
[0085]方程3示出随着沟道层(GaN) CH的电场EGaN增大，阈值电压Vth增大至更大的正侧。
[0086]以下示出电场EGaN和负极化电荷-σ pol ( σ ρΟ1>0)之间的关系。在以下方程中，“ ο pol”由“ ο p”简单表示。高斯定律应用至沟道层(GaN) CH和缓冲层(AlGaN)BU2之间的界面而得出以下有理方程(方程4)。
[0087]σρ= ε GaN.EGaN+ ε AlGaN.EAlGaN...(方程 4)
[0088]因为沟道层(GaN) CH和缓冲层(AlGaN) BU2中的电位降彼此相等，因此可获得以下有理方程(方程5)。
[0089]tGaN.EGaN = tAlGaN.EAlGaN...(方程 5)
[0090]随后，从方程4和方程5中消除EAlGaN得到以下有理方程(方程6)。
[0091]EGaN = tAlGaN.σ p/ (tAlGaN.ε GaN+tGaN.ε AlGaN)...(方程 6)
[0092]众所周知，随着缓冲层(AlGaN)BU2的Al浓度的增大，负极化电荷的绝对值σ ρ变得更大。因此从方程3和方程6中显而易见的是随着Al浓度增大，阈值电压Vth变得更高。以下将对这种Al浓度进行说明(参考图13和14)。
[0093]从方程6中还显而易见的是(缓冲层厚度)/(沟道层厚度)比(tAlGaN/tGaN)越大，则阈值电压增大效应越大。方程3示出在EGaN>0时，栅绝缘膜的厚度tox越大，则阈值电压越高，但是希望形成具有满足必要的栅击穿耐久性的最小厚度的栅绝缘膜，因为栅极驱动能力随tox增大而降低。
[0094]因此，负极化电荷引起栅电极GE侧面上以及衬底S侧面上的电场。这些电场的比值被确定为与(缓冲层(AlGaN)BU的厚度)/(沟道层(GaN)CH的厚度)比成反比，因此缓冲层(AlGaN)BU2的厚度被制造得更大以便增强阈值电压增大效应。例如，缓冲层(AlGaN)BU2优选厚于沟道层(GaN)CH。缓冲层(AlGaN)BU2更优选比沟道层(GaN)CH的厚度大10倍或更大。
[0095]应当注意在稳态下不必须产生上述二维电子气2DEG2。例如，由于栅电压Vg增大而致使直至栅电压Vg到达阈值电压Vth的二维电子气2DEG2的产生具有阈值电压增大效应。
[0096]将参考图5和6进一步详细说明第一实施例的半导体器件。图5是示出本实施例的半导体器件的构造的截面图。图6是示出本实施例的半导体器件的构造的平面图。图5对应于图6的截面A-A。
[0097]图5中所示的半导体器件类似于图1中所示的半导体器件，衬底S上依次具有成核层NUL，超晶格层SL，缓冲层BUl，缓冲层BU2，沟道层CH以及阻挡层BA。阻挡层BA上具有绝缘膜IFl。
[0098]这种半导体器件在其沟道层CH上方具有通过栅绝缘膜GI形成的栅电极GE以及分别形成在栅电极GE两侧的源电极SE和漏电极DE。栅电极GE通过栅绝缘膜GI位于贯穿栅绝缘膜IFl以及阻挡层BA并到达沟道层CH中部的沟槽T中。栅电极GE上具有层间绝缘膜ILl。
[0099]源电极SE下具有通孔(也称为“孔”，“洞”或“凹陷”)TH。这个通孔TH由导电膜填充并构造耦合部VIA。如上所述，耦合部VIA耦合(欧姆耦合)至缓冲层BUl。
[0100]源电极SE和漏电极DE上具有保护膜(也称为“钝化膜”，“绝缘膜”，“覆盖膜”或“表面保护膜”)PRO。
[0101]衬底S的背侧上具有背表面电极BE。
[0102]如图6中所示，漏电极DE具有矩形平面形状，其具有Y方向上的长边。多个线性漏电极DE在X方向上以预定间隔设置。源电极SE具有矩形平面形状，其具有Y方向上的长边。多个线性源电极SE在X方向上以预定间隔设置。各个源电极SE以及各个漏电极DE沿X方向交替设置。
[0103]漏电极DE下具有将作为漏电极DE和阻挡层BA之间的耦合部的接触孔C1D。接触孔ClD具有矩形平面形状，其具有Y方向上的长边。源电极SE下具有通孔TH(耦合部VIA) ο通孔TH(耦合部VIA)具有矩形平面形状，其具有Y方向上的长边。
[0104]漏电极DE和源电极SE之间具有栅电极GE。栅电极GE具有矩形形状，其具有Y方向上的长边。
[0105]漏电极DE通过漏极焊盘(也称为“端子部”)DP彼此耦合。漏极焊盘DP设置为在漏电极DE的一端侧(图6中的下侧)上的X方向上延伸。换言之，漏电极DE设置为在Y方向上从在X方向上延伸的漏极焊盘DP突起。这种形状有时被称为“梳形”。
[0106]源电极SE通过源极焊盘(也称为“端子部”)SP彼此耦合。源极焊盘SP设置为在源电极SE的另一端侧(图6中的上侧)上的X方向上延伸。换言之，源电极SE设置为在Y方向上从在X方向上延伸的源极焊盘SP突起。这种形状有时被称为“梳形”。
[0107]栅电极GE通过栅极线GL彼此耦合。这种栅极线GL设置为在栅电极GE的一端侧(图6中的上侧)上在X方向上延伸。换言之，栅电极GE设置为在Y方向上从在X方向上延伸的栅极线GL突起。栅极线GL耦合至例如在栅极线GL的X方向上提供在两侧(图6中仅示出右侧的栅极焊盘)上的栅极焊盘GP。
[0108]源电极SE，漏电极DE以及栅电极GE主要设置在由元件隔离区(ISO)围绕的有源区AC上。有源区AC具有矩形平面形状，其在X方向上具有长边。另一方面，漏极焊盘DP，栅极线GL以及源极焊盘SP设置在元件隔离区(ISO)上。有源区AC和源极焊盘SP之间具有栅极线GL。
[0109]源电极SE下具有通孔(也称为“孔”，“洞”或“凹陷”)TH。这种通孔TH填充有导电膜且它们构成耦合部VIA。如上所述，耦合部VIA耦合至缓冲层BUl。
[0110]如上所述，耦合部VIA和源极焊盘SP，以及漏极焊盘DP分别与源电极SE和漏电极DE集成。因此源极焊盘SP和漏极焊盘DP由与源电极SE和漏电极DE相同的材料制成。
[0111][制造方法的说明]
[0112]以下参考图7至12，将说明制造本实施例的半导体器件的方法，且同时将使半导体器件的构造更加清晰。图7至12是示出本实施例的半导体器件的制造步骤的截面图。
[0113]如图7中所示，成核层NUL以及超晶格层L顺序形成在衬底S上。对于衬底S来说，例如采用由具有暴露的(111)面的硅(Si)制成的半导体衬底且对于成核层NUL来说，例如具有约200nm厚度的氮化铝(AlN)层通过金属有机化学气相沉积(MOCVD)等异质外延生长在衬底上。
[0114]对于衬底S来说，不仅可采用上述硅，而且可采用由SiC或蓝宝石制成的衬底。此夕卜，通常，成核层NUL和之后形成的氮化物半导体层(II1-V族化合物半导体层)以及成核层NUL都通过III族元素面生长(在本实施例中是指镓面生长或铝面生长)而形成。
[0115]随后，在成核层NUL上，通过重复层叠氮化镓(GaN)层和氮化销(AlN)层的层叠膜(AlN/GaN膜)，超晶格结构形成为超晶格层SL0例如，约20nm厚度的氮化镓(GaN)层以及约5nm厚度的氮化销(AlN)层通过金属有机气相沉积等交替异质外延生长。例如形成40层的层叠膜。这种层叠膜可在掺杂碳(C)的同时生长。
[0116]随后，对于缓冲层BUl来说，氮化镓层(1-GaN层)通过金属有机气相沉积等异质外延生长在超晶格层SL上。此时，在没有故意掺杂杂质的情况下生长。缓冲层BUl例如具有约10nm的厚度。对于缓冲层BUl来说，可替代