Sram finfet器件的结构和方法
【专利说明】SRAM FINFET器件的结构和方法
[0001]相关申请的交叉参考
[0002]本申请涉及以下专利申请:于2013年I月14日提交的标题为“SemiconductorDevice and Fabricating the Same” 的、序列号为 13/740，373 的美国专利申请；于 2013年 5 月 24 日提交的标题为 “FinFET Device and Method of Fabricating Same” 的、序列号为13/902，322的美国专利申请；于2013年7月3日提交的标题为“Fin Structure ofSemiconductor Device”、序列号为13/934，992的美国专利申请；于2014年I月15日提交的标题为 “Semiconductor Device and Format1n Thereof ” 的、序列号为 14/155，793 的美国专利申请；于2014年4月16日提交的标题为“A Method and Structure for FinFETDevice”的、序列号为14/254，072的美国专利申请；以及于2014年4月16日提交的标题为“FinFET Device With High-K Metal Gate Stack”、序列号为 14/254，035 的美国专利申请，其全部公开内容结合于此作为参考。
技术领域
[0003]本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
【背景技术】
[0004]半导体集成电路(IC)行业已经经历了指数式增长。IC材料和设计中过程的技术进步已经产生了多代1C，每一代IC都具有比前一代IC更小更复杂的电路。在IC发展的过程中，功能密度(即，单位芯片面积上的互连器件的数量)普遍增加，而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))减小。这种按比例缩小工艺通常通过提高生产效率以及降低相关成本来提供益处。
[0005]这种按比例缩小也增加了加工和制造IC的复杂度，并且为了实现这些进步，需要IC加工和制造过程中的类似的发展。例如，已引入三维晶体管(诸如静态随机存取存储器(SRAM)鳍式场效应晶体管(FinFET))来代替平面晶体管。虽然现有的FinFET器件和制造SRAM FinFET器件的方法通常能够满足它们的预期目的，但是它们不是在所有方面都完全符合要求。
【发明内容】
[0006]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种鳍式场效应晶体管(FinFET)器件，包括:衬底，具有η型FinFET (NFET)区域和ρ型FinFET (PFET)区域；第一鳍结构，在所述NFET区域中位于所述衬底上方；第二鳍结构，在所述NFET区域中位于所述衬底上方；第三鳍结构，在所述PFET区域中位于所述衬底上方；第一高k (HK)/金属栅(MG)叠层，在所述NFET区域中位于所述衬底上方，包括包裹部分所述第一鳍结构的上方；源极/漏极(S/D)部件的第一子集，邻近所述第一 HK/MG叠层，位于凹进的第一鳍结构上方；S/D部件的第二子集，部分地位于凹进的第二鳍结构上方以及部分地位于所述凹进的第一鳍结构上方，围绕所述凹进的第二鳍结构并邻近另一第一 HK/MG叠层；第二 HK/MG叠层，在所述PFET区域中位于所述衬底上方，包括包裹部分所述第三鳍结构的上方；以及第二 S/D部件，邻近所述第二 HK/MG叠层，在所述PFET区域中位于凹进的第三鳍结构上方。
[0007]在该器件中，所述第一鳍结构包括:第一半导体材料层，作为所述第一鳍结构的上部；以及第二半导体材料层，作为所述第一鳍结构的下部，在所述第二半导体材料层的外层具有半导体氧化物部件。
[0008]在该器件中，所述第二鳍结构包括:第一半导体材料层，作为所述第二鳍结构的上部；以及第二半导体材料层，作为所述第二鳍结构的下部。
[0009]在该器件中，所述第三鳍结构包括:第三半导体材料层，作为所述第三鳍结构的上部；第一半导体材料层，作为所述第三鳍结构的中间部分；以及第二半导体材料层，作为所述第三鳍结构的底部。
[0010]在该器件中，由所述第一鳍结构的半导体氧化物部件环绕形成在所述第二鳍结构上方的第一 S/D部件的第二子集。
[0011]在该器件中，环绕所述第二鳍结构的半导体氧化物部件的宽度为所述第一鳍的宽度的大约10%至大约25%。
[0012]在该器件中，所述S/D部件的第二子集定位为邻近每两个第一 HK/MG叠层或每三个第一 HK/MG叠层或每四个第一 HK/MG叠层。
[0013]在该器件中，所述第一半导体材料层包括外延硅(Si);所述第二半导体材料层包括外延硅锗(SiGe);所述半导体氧化物部件包括氧化硅锗(SiGeO);以及所述第三半导体材料层包括外延石圭。
[0014]在该器件中，第一 S/D部件和第二 S/D部件包括外延生长半导体材料。
[0015]根据本发明的另一方面，提供了一种静态随机存取存储器(SRAM)鳍式场效应晶体管(FinFET)器件，包括:衬底，具有η型鳍式场效应晶体管(NFET)区域和ρ型鳍式场效应晶体管(PFET)区域；第一鳍结构，在所述NFET区域中位于所述衬底上方，所述第一鳍结构包括:外延硅(Si)层，作为所述第一鳍结构的上部；以及外延硅锗(SiGe)，作为所述第一鳍结构的下部，所述外延硅锗的外层具有氧化硅锗(SiGeO)部件；第二鳍结构，在所述NFET区域中位于所述衬底上方，所述第二鳍结构包括:外延硅(Si)层，作为所述第二鳍结构的上部；以及外延硅锗(SiGe)，作为所述第二鳍结构的下部；第三鳍结构，在所述PFET区域中位于所述衬底上方，所述第三鳍结构包括:外延SiGe层，作为所述第三鳍结构的上部；外延Si，作为所述第三鳍结构的中间部分；以及另一外延SiGe层，作为所述第三鳍结构的底部；第一源极/漏极(S/D)区域的第一子集，位于所述第一鳍结构的一部分中；第一 S/D区域的第二子集，位于所述第二鳍结构的一部分中，所述第二鳍结构被所述第一鳍结构所环绕；以及第二 S/D区域，位于所述第三鳍结构的一部分中。
[0016]该器件还包括:第一栅极区域，位于所述第一鳍结构的一部分中，由所述S/D区域的第一子集或所述S/D区域的第二子集分隔开；以及第一高k/金属栅叠层，位于所述第一栅极区域中，包括包裹所述第一鳍结构的上部的一部分。
[0017]在该器件中，所述S/D部件的第二子集定位为邻近每两个第一 HK/MG叠层。
[0018]在该器件中，所述S/D部件的第二子集定位为邻近每三个第一 HK/MG叠层。
[0019]在该器件中，所述S/D部件的第二子集定位为邻近每四个第一 HK/MG叠层。
[0020]在该器件中，环绕所述第二鳍结构的半导体氧化物部件的宽度为所述第一鳍的宽度的大约10%至大约25%。
[0021]该器件还包括:第二栅极区域，位于所述第三鳍结构的一部分中，由所述第二 S/D区域分隔开；以及第二高k/金属栅叠层，位于所述第二栅极区域中，包括包裹所述第三鳍结构的上部的一部分。
[0022]在该器件中，所述第一 S/D部件和所述第二 S/D部件包括外延生长半导体材料。
[0023]根据本发明的又一方面，提供了一种方法，包括:提供衬底，所述衬底具有η型鳍式场效应晶体管(NFET)区域和ρ型鳍式场效应晶体管(PFET)区域；在所述NFET区域和所述PFET区域中形成第一鳍结构，所述第一鳍结构包括:第一外延半导体材料层，作为所述第一鳍结构的上部；第二外延半导体材料层，作为所述第一鳍结构的中间部分；以及第三半导体材料层，作为所述第一鳍结构的底部；在所述NFET区域和所述PFET区域上方形成图案化的氧化硬掩模(OHM)，以暴露位于所述NFET区域的第一栅极区域中的所述第一鳍结构；应用退火以在所述第一鳍结构中的所述第二半导体材料层的外层形成半导体氧化物部件，以形成第二鳍结构；在所述第一鳍结构与所述第二鳍结构之间沉积介电层；在利用硬掩模层覆盖所述NFET器件同时，在所述PFET器件中形成第三鳍结构；使所述PFET区域和所述NFET区域中的所述介电层凹进；在所述NFET区域的第一栅极区域中以及所述PFET区域的所述第二鳍结构内的第二栅极区域中形成伪栅极；在所述NFET区域的第一鳍结构和所述第二鳍结构的第一 S/D区域中形成第一源极/漏极(S/D)部件；以及在所述PFET区域的所述第三鳍结构的第二 S/D区域中形成第二 S/D部件。
[0024]该方法还包括:在所述NFET区域中通过第一高k/金属栅极(HK/MG)取代所述伪栅极，包括包裹所述第一栅极区域中的所述第一鳍结构的上部；以及在所述PFET区域中通过第二 HK/MG取代所述伪栅极，包括包裹第二栅极区域中的所述第二鳍结构的上部。
[0025]在该方法中，形成所述第三鳍结构包括:使所述第一鳍结构的上部凹进；以及在凹进的所述第一鳍结构上方外延生长半导体层。
【附图说明】
[0026]当结合附图阅读下面的详细说明书时，能够最好地理解本发明的各个方面。应该注意的是，根据行业中的标准实践，附图中的各个部件未按比例绘制。实际上，为了论述的清楚，可以任意增大或减小所示出的部件的尺寸。
[0027]图1是根据一些实施例用于制造SRAM FinFET器件的示例性方法的流程图；
[0028]图2A是根据一些实施例的正在加工的示例性SRAM FinFET器件的图解立体图；
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