0029]图2B是沿着图2A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性FinFET器件的截面图；
[0030]图3A是根据一些实施例的正在加工的示例性SRAM FinFET器件的图解立体图；
[0031]图3B是沿着图3A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
[0032]图4A和图4B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
[0033]图5是沿着图4A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
[0034]图6A是沿着图4A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
[0035]图6B是沿着图4B中的线B-B所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
[0036]图7A和图7B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
[0037]图8A和图8B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
[0038]图SC是沿着图8A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
[0039]图8D是沿着图SB中的线B-B所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
[0040]图9A是沿着图8A中的线AB-AB所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
[0041]图9B是沿着图SB中的线BB-BB所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
[0042]图1OA和图1OB是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
[0043]图1lA和图1lB是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
[0044]图12A和图12B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
[0045]图13A是沿着图12A中的线AB-AB所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；以及
[0046]图13B是沿着图12B中的线BB-BB所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图。
【具体实施方式】
[0047]为了实现本发明的不同特征，以下公开内容提供了多个不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例而并不旨在进行限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括第一部件和第二部件之间可以形成额外部件，使得第一部件和第二部件可以不直接接触的实施例。另外，在各个实例中，本发明可以重复参考标号和/或字母。这种重复的目的在于简化和清楚，其本身并不表示所论述的各个实施例和/或配置之间的关系。
[0048]本发明涉及但不限于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS) FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以FinFET实例来说明本发明的各个实施例。然而，应当理解，除非明确声明，否则本申请不应限于特定类型的器件。
[0049]图1是根据一些实施例的用于制造SRAM FinFET器件200的方法100的流程图。应当理解，可以在该方法之前、期间和之后实施额外的步骤，对于该方法的其他实施例，所描述的一些步骤可被替换或省略。参照各个附图共同描述SRAM FinFET器件200及其制造方法100。
[0050]参照图1以及图2A和图2B，方法100开始于步骤102，其中，提供衬底210。衬底210可以包括块状硅衬底。可选地，衬底210可以包括:元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。
[0051]在另一实施例中，衬底210包括绝缘体上硅(SOI)结构和衬底中的绝缘层。示例性绝缘层可以是埋氧层(box)。可以使用注氧隔离(snrox)、晶圆接合和/或其他合适方法来制造SOI衬底。
[0052]在本实施例中，衬底210包括第一半导体材料层212、设置在第一半导体材料层212上方的第二半导体材料层214以及设置在第二半导体材料层214上方的第三半导体材料层216。第二半导体材料层214和第三半导体材料层216彼此不同。第二半导体材料层214具有第一晶格常数，而第三半导体材料层216具有不同于第一晶格常数的第二晶格常数。在本实施例中，第二半导体材料层214包括硅锗(SiGe)，而第一半导体材料层212和第三半导体材料层216 二者均包括硅。在各个实例中，第一、第二和第三半导体材料层212、214和216可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他合适的材料。在本实施例中，第二半导体材料层214和第三半导体材料层216通过外延生长沉积,称为毪状沟道外延层(blanket channel epi)。在各个实例中，外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束外延和/或其他合适的工艺。
[0053]根据本领域公知的设计要求，衬底210可以包括多个掺杂部件。在一些实施例中，根据设计要求(例如，P型衬底或η型衬底)，衬底210可以包括多个掺杂区域。在一些实施例中，掺杂区域可以掺杂有P型或η型掺杂物。例如，掺杂区域可以掺杂有ρ型掺杂物，诸如硼或BF2 ；η型掺杂物，诸如磷或砷，和/或它们的组合。掺杂区域可以配置为η型FinFET (NFET)，或者可选地配置为ρ型FinFET (PFET)。
[0054]参照图1、图3Α和图3Β，方法100进行至步骤104，其中，在衬底210中形成第一鳍结构220和沟槽230。第一鳍结构220的第一宽度W1介于大约4nm至大约1nm的范围内。在一个实施例中，在衬底210上方形成图案化的鳍式硬掩模(FHM)层222。图案化的FHM层222包括氧化硅、氮化硅、氮氧化硅或任意其他合适的介电材料。图案化的硬掩模层222可以包括单个材料层或多个材料层。图案化的FHM层222可以通过以下步骤形成:通过热氧化、化学汽相沉积(CVD)、原子层沉积(ALD)或任意其他合适方法沉积材料层；通过光刻工艺形成图案化的光刻胶(抗蚀剂)层；以及通过该图案化的光刻胶层的开口蚀刻材料层以形成图案化的FHM层222。
[0055]TJK例性光刻工艺可以包括形成光刻胶层、通过光刻曝光工艺曝光抗蚀剂、执行曝光后烘烤工艺以及显影该光刻胶层以形成图案化的光刻胶层。可选地，光刻工艺可以由其他技术取代，诸如电子束刻写、离子束刻写、无掩模图案化或分子印刷。
[0056]然后，通过图案化的FHM层222蚀刻衬底210以在衬底210中形成第一鳍结构220和沟槽230。在另一实施例中，图案化的光刻胶层直接用作蚀刻工艺的蚀刻掩模(图案化的FHM层222)以在衬底210中形成第一鳍结构220和沟槽230。蚀刻工艺可以包括湿蚀刻或干蚀刻。在一个实施例中，湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HN03/CH3C00H溶液，或其他合适的溶液。可以通过各个蚀刻参数调整相应的蚀刻工艺，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、Rf偏置功率、蚀刻剂流速和/或其他合适的参数。例如，湿蚀刻溶液可以包括ΝΗ40Η、Κ0Η(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物质的偏压等离子体蚀刻工艺。其他干蚀刻气体包括CF4、NF3、SF6和He。也可以使用诸如DRIE (深反应离子蚀刻)的机械装置各向异性地实施干蚀刻。
[0057]在本实施例中，控制蚀刻深度，使得暴露第三半导体材料层216和第二半导体材料层214但是第一半导体材料层212部分暴露于沟槽230中。因此，第一鳍结构220形成为具有作为上部的第三半导体材料层216、作为中间部分的第二半导体材料层214和作为底部的第一半导体材料层212。
[0058]在一些实施例中，SRAM FinFET器件200包括η型FinFET(NFET)器件，以参考标号200Α表示并被称为SRAM FinFET器件200Α。SRAM FinFET器件200也包括PFET器件，以参考标号200Β表示并被称为SRAM FinFET器件200Β。
[0059]参照图1、图4Α和图4Β，方法100进行至步骤106，其中，在衬底210上方形成图案化的氧化硬掩模(OHM) 310，包括包裹部分第一鳍结构220。在本实施例中，在NFET200A中，图案化的0ΗΜ310覆盖衬底210中的第一区域312而暴露第二区域314。在PFET200B中，图案化的0ΗΜ310包裹整个第一鳍结构220。图案化的OHM层310可以包括氧化硅、氮化硅、氮氧化硅或任意其他合适的介电材料。图案化的OHM层310可以通过以下步骤形成:通过热氧化、