存储单元及其制造方法
【技术领域】
[0001]本发明是有关于一种存储单元及其制造方法。
【背景技术】
[0002]存储器是一种用于储存数据或数据的半导体元件。当计算机微处理器的功能愈来愈强，软件所进行的程序与运算愈来愈庞大，存储器的需求也就愈来愈高。在各种存储元件中，非易失性存储器由于具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作。
[0003]传统的非易失性存储器具有浮置栅极与控制栅极，由经掺杂的多晶硅所制成。当存储器被编程时，注入至浮置栅极的电子可均匀分布于整个多晶硅浮置栅极中。然而，若多晶硅浮置栅极下方的隧穿氧化层有缺陷，很容易造成装置中产生漏电流且影响装置的可靠性。
[0004]因此，为解决非易失性存储器中的漏电流问题，有一种方法为使用电荷捕捉层来取代多晶硅浮置栅极。另外，将多晶硅浮置栅极取代为电荷捕捉层的优点为，当装置被编程时，电子仅储存于电荷捕捉层中靠近源极区或漏极区的顶部的部分，而可通过调整施加于控制栅极及在两侧的源极区与漏极区的电压来改变电子于电荷捕捉层中的分布型态，单一电荷捕捉层中的电子的分布型态可以是在其中具有高斯分布的两个群组的电子、具有高斯分布的单一群组的电子或是不具有电子。因此，具有电荷捕捉层而非浮置栅极的非易失性存储器是每个存储单元(cell)中可储存2位的存储器装置。一般而言，2位的数据可分别储存于电荷捕捉层的左侧(如左位)或右侧(如右位)上。
[0005]然而，闪存存在有第二位效应(second bit effect)的问题。亦即，当在左位上进行读取操作时，此读取操作被右位影响；或当在右位上进行读取操作时，此读取操作被左位影响。此外，随着存储器的微型化，通道的长度也跟着变短，使得二位效应更为显着而劣化存储器的表现。此外，当存储器的尺寸减小时，元件之间的间隔亦减小。因此，当对邻近的存储器进行编程操作时，可能容易发生程序扰动(program disturbance)而影响存储器装置的可靠性。
【发明内容】
[0006]本发明的实施例提供一种存储单元，其可以降低在操作时产生二位效应与程序扰动。
[0007]本发明的实施例又提供一种存储单元的制造方法，此制造方法可与现有工艺整合，所制造的存储单元可降低二位效应与程序扰动的问题发生。
[0008]本发明提出一种存储单兀，包括:基底、两个第一导电型掺杂区、一个第二导电型掺杂区、两个叠层结构以及第一隔离结构。所述第一导电型掺杂区分别配置于所述基底中。所述第二导电型掺杂区配置于所述两个第一导电型掺杂区之间的所述基底中。所述叠层结构配置于所述基底上，分别覆盖所对应的第一导电型掺杂区以及部分的所述第二导电型掺杂区。所述叠层结构的每一者包括一电荷储存层。所述第一隔离结构完全覆盖并接触所述第一导电型掺杂区的底面以及所述第二导电型掺杂区的底面。
[0009]依照本发明实施例所述，上述存储单元更包括两个第二隔离结构，其位于所述第一隔离结构下方，分别配置于所述第一导电型掺杂区以及至少部分所述第二导电型掺杂区下方的所述基底中。
[0010]依照本发明实施例所述，上述存储单元更包括图案化的栅极导体层以及介电层。图案化的栅极导体层覆盖所述叠层结构的表面与侧壁以及所述第二导电型掺杂区的表面。介电层位于所述图案化的栅极导体层与所述叠层结构之间以及所述图案化的栅极导体层与所述第二导电型掺杂区之间。
[0011]本发明还提出一种存储单兀，包括:基底、两个第一导电型掺杂区、一个第二导电型掺杂区、两个叠层结构以及两个隔离结构。所述第一导电型掺杂区分别配置于所述基底中。所述第二导电型掺杂区配置于所述两个第一导电型掺杂区之间的所述基底中。两个叠层结构配置于所述基底上，分别覆盖所对应的第一导电型掺杂区以及部分的所述第二导电型掺杂区。所述叠层结构的每一者包括一电荷储存层。所述两个隔离结构，分别配置于所述基底中，位于所述第一导电型掺杂区以及至少部分所述第二导电型掺杂区下方，并且与所述第一导电型掺杂区的底面接触，且与至少部分所述第二导电型掺杂区的底面接触。
[0012]依照本发明实施例所述，上述存储单元更包括图案化的栅极导体层以及介电层。所述图案化的栅极导体层覆盖所述叠层结构的表面与侧壁以及所述第二导电型掺杂区的表面。所述介电层位于所述图案化的栅极导体层与所述叠层结构之间以及所述图案化的栅极导体层与所述第二导电型掺杂区之间。
[0013]本发明还提出一种存储单元的制造方法，包括:于基底上形成隔离结构。于所述隔离结构上形成第一导电型掺杂层。于所述第一导电型掺杂层上形成两个叠层结构。每一叠层结构包括一电荷储存层。于所述第一导电型掺杂层中形成第二导电型掺杂区。所述第二导电型掺杂区将所述第一导电型掺杂层分为两个第一导电型掺杂区。所述隔离结构配置于所述第一导电型掺杂区以及至少部分所述第二导电型掺杂区下方的所述基底中，并且与所述第一导电型掺杂区的底面接触，且与至少部分所述第二导电型掺杂区的底面接触。
[0014]依照本发明实施例所述，上述于所述基底上形成所述隔离结构的步骤包括形成第一隔离结构，使所述第一导电型掺杂区的底面以及所述第二导电型掺杂区的底面与所述第一隔离结构接触。
[0015]依照本发明实施例所述，上述所述基底上形成所述隔离结构的步骤更包括形成两个第二隔离结构，其与所述第一导电型掺杂区相对应，位于所述第一隔离结构下方的所述基底中。
[0016]依照本发明实施例所述，上述所述隔离结构包括两个第一隔离结构，与所述第一导电型掺杂区相对应。
[0017]依照本发明实施例所述，上述存储单元的制造方法更包括:形成栅极导体层，覆盖所述叠层结构的表面与侧壁以及所述第二导电型掺杂区的表面。形成介电层，位于所述栅极导体层与所述叠层结构之间以及所述栅极导体层与所述第二导电型掺杂区之间。
[0018]依照本发明实施例所述，上述隔离结构的形成方法包括化学气相沉积法、热氧化法、浅沟道隔离法或其组合。
[0019]基于上述，本发明的存储单元在形成第一导电型掺杂区与第二导电型掺杂区以及叠层结构之前，在基底中形成隔离结构。所述隔离结构的顶面与第一导电型掺杂区的底面以及第二导电型掺杂区的底面直接接触，可有效阻断在叠层结构中的电荷捕捉层中的电子移动到相邻存储单元的电荷捕捉层的动作路径，进而可有效地避免存储器中的程序扰动。
[0020]另外，由于每一个存储单元的两个储存位置彼此分隔开，且可以储存的区域(或称捕捉区域)很小，因此可以改善第二位效应。
[0021]此外，本发明实施例的存储单元的工艺可以现有的工艺整合，且可以不需要增加太多工艺步骤，即可制造出减少第二位效应或程序扰动问题的存储单元。
[0022]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0023]图1A至图1E为依照本发明第一实施例所绘示的非易失性存储器元件的制造流程的剖面示意图。
[0024]图2A至图2E为依照本发明第二实施例所绘示的非易失性存储器元件的制造流程的剖面示意图。
[0025]图3A至图3F为依照本发明第三实施例所绘示的非易失性存储器元件的制造流程的剖面示意图。
[0026]【符号说明】
[0027]10、20、30:非易失性存储器
[0028]100:基底
[0029]112、212、312、412:隔离结构
[0030]112a、212a、312a、412a:顶面
[0031]115a、128a、412b:底面
[0032]114:第一导电型掺杂层
[0033]115:第一导电型掺杂区
[0034]116、117、120、121、130:介电层
[0035]118:电荷捕捉层
[0036]119:图案化的电荷捕捉层
[0037]122:硬掩模层
[0038]123:图案化的硬掩模层
[0039]124:电荷储存结构
[0040]125:叠层
[0041]126:叠层结构
[0042]128:第二导电型掺杂区
[0043]132:导体层
[0044]10,20,30:存储单元
[0045]H1、H3:厚度
[0046]H2、H4:深度
[0047]L:长度
【具体实施方式】
[0048]图1A至图1E为依照本发明第一实施例所绘示的非易失性存储器元件的制造流程的剖面示意图。
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