049]以下，将以第一导电型为N型，第二导电型为P型来说明，但本发明并不以此为限。本领域具有通常知识者应了解，亦可以将第一导电型置换成P型，将第二导电型置换成N型。其中，N型掺质例如是磷或砷；P型掺质例如是硼或二氟化硼(BF2)。
[0050]首先，请参照图1A，在基底100上形成隔离结构112。基底100可由选自于S1、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的族群中的至少一种半导体材料形成。隔离结构112的材料例如是氧化硅、氮氧化硅、碳化硅或碳氮化硅等任何适合的材料。隔离结构112的形成方法例如是化学气相沉积法。隔离结构112的厚度Hl例如是30埃至1000埃。之后，在隔离结构112上形成第一导电型掺杂层114。第一导电型掺杂层114例如是具有第一导电型掺质的多晶硅层。形成第一导电型掺杂层114的方法例如是化学气相沉积法。
[0051]接着，请参照图1B,在第一导电型掺杂层114上形成叠层125。叠层125包括电荷储存层(或称为电荷捕捉层)118。在一示范实施例中，叠层125包括介电层116、电荷捕捉层118、介电层120以及硬掩模层122。在另一示范实施例中，叠层125包括介电层116、电荷捕捉层118以及介电层120,而不包括硬掩模层122。介电层116与介电层120的材料例如为氧化物。电荷捕捉层118的材料例如为氮化物或高介电常数材料(例如Hf02、Ti02、ZrO2、Ta2O5 或 Al2O3)。
[0052]接着，请参照图1C，图案化叠层125，以形成叠层结构126。更具体地说，在硬掩模层122上形成图案化的掩模层。图案化的掩模层例如是图案化的光刻胶层。之后，以图案化的掩模层为刻蚀掩模，进行刻蚀工艺，以形成叠层结构126。刻蚀工艺例如是干法刻蚀工艺。每一叠层结构126包括图案化的硬掩模层123以及电荷储存结构124。所述电荷储存结构124包括图案化的介电层117、图案化的电荷捕捉层119以及图案化的介电层121。介电层117做为隧穿介电层；而图案化的介电层121做为电荷阻挡层。在另一实施例中，不在介电层120上形成硬掩模层122，因此形成的叠层结构126中不包括硬掩模层123。
[0053]之后，请参照图1C，在第一导电型掺杂层114以及叠层结构126上形成介电层130。介电层130的材料例如是氧化娃。介电层130可以是共形地覆盖第一导电型掺杂层114以及叠层结构126。介电层130的厚度例如是30至200A。介电层130的形成方法例如是化学气相沉积法或原子层沉积法(ALD)。
[0054]之后，请参照图1D，在第一导电型掺杂层114中形成第二导电型掺杂区128。形成第二导电型掺杂区128的方法例如是对基底100进行离子注入工艺，将第二导电型掺质注入第一导电型掺杂层114中，以于第一导电型掺杂层114中形成多个第二导电型掺杂区128。这些第二导电型掺杂区128将第一导电型掺杂层114分为多个彼此分离的第一导电型掺杂区115。这些第一导电型掺杂区115位于所对应的叠层结构126的下方。
[0055]在上述实施例中，先形成介电层130，再形成第二导电型掺杂区128。然而，本发明并不以此为限。在另一实施例中，可以先进行离子注入工艺形成第二导电型掺杂区128之后，再形成介电层130。
[0056]之后，请参照图1E，在基底100上形成图案化的导体层132，以覆盖在叠层结构126、第二导电型掺杂区128上方的介电层130。栅极导体层132的形成方法例如是形成导体材料层，再将导体材料层图案化。导体材料层的材料例如是掺杂的多晶硅层，形成的方法例如是化学气相沉积法。至此，在基底100上形成存储单元10。
[0057]请参照图1E，本发明的存储单元10包括多个存储单元10，这些存储单元10位于基底100上。每一存储单元10包括:栅极导体层132、介电层130、两个叠层结构126、两个第一导电型掺杂区115、一个第二导电型掺杂区128以及隔离结构112。在一实施例中，叠层结构126、第二导电型掺杂区128以及第一导电型掺杂区115在第一方向延伸。图案化的导体层132在第二方向延伸。隔离结构112在第一方向与第二方向所形成的平面上，例如是与基底100的表面平行。第一方向与第二方向可以是大致垂直。在一实施例中，第一方向为X方向；第二方向为Y方向。
[0058]更具体地说，叠层结构126在第一方向延伸，配置于基底100上。每一叠层结构126包括电荷储存结构124。电荷储存结构124可以包括图案化的介电层117、图案化的电荷捕捉层119以及图案化的介电层121。在一实施例中，每一叠层结构126可以更包括硬掩模层123,其位于电荷储存结构124上。在另一实施例中,每一叠层结构126可以包括电荷储存结构124，但不包括硬掩模层123。叠层结构126覆盖第一导电型掺杂区115与第一导电型掺杂区115两侧的部分的第二导电型掺杂区128。叠层结构126中，覆盖第二导电型掺杂区128的图案化的电荷捕捉层119可以做为一个储存位置。因此，每一个存储单元10可包含两个彼此分隔开的储存位置。由于每一个存储单元10的两个储存位置彼此分隔开，且可以储存的区域(或称捕捉区域)很小，因此可以改善第二位效应。
[0059]图案化的导体层132在第二方向延伸，覆盖在第二方向上延伸的部分叠层结构126以及部分第二导电型掺杂区128。介电层130则介于图案化的导体层132与叠层结构126之间以及图案化的导体层132与第二导电型掺杂区128之间。
[0060]两个第一导电型掺杂区115在第一方向延伸，配置于基底100中且位于相应的两个叠层结构126下方。在一实施例中，两个第一导电型掺杂区115的其中之一(例如左侧)做为源极区，而两个第一导电型掺杂区115的其中之另一(例如右侧)做为漏极区。
[0061]第二导电型掺杂区128在第一方向延伸，配置于基底100中，位于相邻的两个第一导电型掺杂区115之间。第二导电型掺杂区128的表面可做为通道。第二导电型掺杂区128与叠层结构126有一部分重叠。
[0062]隔离结构112配置于基底100中，且位于第一导电型掺杂区115与第二导电型掺杂区128的下方。隔离结构112在基底100中，沿着第一方向与第二方向所形成的平面延伸，且完全覆盖第一导电型掺杂区115的底面115a以及第二导电型掺杂区128的底面128a。换句话说，隔离结构112的顶面112a与第一导电型掺杂区115的底面115a直接接触，且隔离结构112的顶面112a与第二导电型掺杂区128的底面128a直接接触。隔离结构112的厚度例如是30埃至1000埃。
[0063]由于隔离结构112与第一导电型掺杂区115的底面115a以及第二导电型掺杂区128的底面128a直接接触，且隔离结构112具有足够的厚度，可以阻断电子从本存储单元10的第二导电型掺杂区128 (通道)沿着第一导电型掺杂区115 (源极区或漏极区)下方的基底100，经相邻存储单元的通道而进入相邻存储单元的电荷捕捉层的动作路径，因此可以有效地避免程序扰动。
[0064]图2A至图2E为依照本发明第二实施例所绘示的非易失性存储器元件的制造流程的剖面示意图。图2A至图2E的半导体元件与图1A至图1E所示的非易失性存储器元件的制造流程相似，因此相同的元件以相同的符号表示，因此省略重复的说明。
[0065]首先，请参照图2A，在基底100中形成多个隔离结构212。在图式中，仅以两个隔离结构212来表示。每一隔离结构212深度H2例如为500埃至3000埃。隔离结构212的材料例如是氧化硅、氮氧化硅、碳化硅或碳氮化硅等任何适合的材料。隔离结构212的形成方法例如是浅沟道隔离法或深沟道隔离法。
[0066]接着，请参照图2B至2E，依照上述方法在基底100上形成多个第一导电型掺杂区115、以及多个第二导电型掺杂区128、多个叠层结构126、介电层130以与栅极导体层132,以形成存储单元20。
[0067]请参照图2E，本发明的存储单元20包括多个存储单元20，存储单元20位于基底100上。每一存储单元20包括栅极导体层132、介电层130、两个叠层结构126、两个第一导电型掺杂区115、一个第二导电型掺杂区128以及两个隔离结构212。
[0068]第二实施例的存储单元20与第一实施例的存储单元10的差异点在于第二实施例包括两个彼此分离的隔离结构212。因此，在此仅详细说明隔离结构212，其他的构件，请参考第一实施例的说明。
[0069]每一个隔离结构212在第一方向延伸，设置于第一导电型掺杂区115的下方的基底100中。图式中绘示的每一个隔离结构21