具有栅极氧化物层处减小电场的半导体器件的制作方法
【技术领域】
[0001]本公开涉及晶体管结构，且特别是例如具有在栅极氧化物处减小电场的金属氧化物半导体场效应晶体管(MOSFET)的晶体管结构，以及用于制造这样的晶体管结构的方法。
【背景技术】
[0002]金属氧化物半导体场效应晶体管(MOSFET)是公知的。特别是，功率MOSFET已经被商品化并被预期广泛用在功率系统中。对于传统MOSFET结构，例如在碳化硅(SiC)上的功率M0SFET，一个潜在的问题是在器件的结场效应(JFET)区的中心中的栅极氧化物处的高电场的存在。JFET区通常是可包括N型掺杂剂的N型漂移层的活性部分，并位于两个P型阱之间。JFET区可以指的是与通过施加栅极电压来达到P型阱的表面的沟道区接触的区。JFET区与N+源极区、沟道区、N型漂移区、衬底和漏极电极一起构成电子的传导路径。在高偏置被施加到漏极(接近于操作最大值)且栅极被保持接近地电位的操作条件下，高电场在恰好位于JFET区之上的栅极氧化物中创建。在界面材料和栅极氧化物中的瑕疵可能导致在长期阻塞操作(其中漏极被置于高正偏置下)期间的栅极氧化物故障。其次，传统MOSFET也可能在长期阻塞操作(其中漏极被置于高正偏置下)期间遭受可能的热载流子注入。
【发明内容】
[0003]本公开涉及具有在栅极氧化物界面处的减小的电场的晶体管，因而由于较低的栅极氧化物场而导致在长期阻塞操作(其中漏极被置于高正偏置下)期间的改善的器件可靠性，并导致在长期阻塞操作(其中漏极被置于高正偏置下)期间热载流子注入到栅极氧化物中的可能性的减小。在一个优选实施例中，晶体管器件是MOSFET器件，且甚至更优选地是碳化硅(SiC) MOSFET器件。然而，晶体管器件可以更一般地是具有晶体管(例如功率M0SFET、双注入场效应晶体管(DHTOSFET)、绝缘栅双极晶体管(IGBT)等)的任何类型的器件。
[0004]在一个实施例中，公开了具有在栅极氧化物处的减小的电场的晶体管器件。晶体管器件包括栅极、漏极和源极，其中栅极至少部分地在栅极氧化物层的顶上。晶体管器件具有在晶体管器件的JFET区内的P+区，以便减小在栅极氧化物上的电场。晶体管器件可减小在栅极氧化物界面处的电场，并显著减小或消除可能在长期阻塞操作(其中漏极被置于高正偏置下)期间出现的可靠性问题或故障。
[0005]在另一实施例中，晶体管器件具有栅极、源极和漏极，并包括第一导电类型的第一外延层、在第一外延层上的第二导电类型的第二外延层以及邻近晶体管器件的第一表面的掩埋沟道层。掩埋沟道层跨越第二外延层的一部分延伸并至少部分地被覆盖有栅极氧化物。晶体管器件还包括从第一外延层向下延伸到晶体管器件的主体内到一深度的第一导电类型的阱区、邻近阱区的JFET区和在阱区之下的漂移层。
[0006]在晶体管器件的JFET区内引入在一个实施例中可以是P+区的第一导电类型的分离区。在一个实施例中，P+区基本上在JFET区的中间被引入并连接到源极，其从晶体管器件的漏极侧有效地屏蔽电场。在JFET区内被引入的P+区也可以比P+阱区浅，这也可减轻电流扩展电阻。
[0007]在另一实施例中，公开了具有在栅极氧化物处的减小的电场的MOSFET。MOSFET具有栅极、源极和漏极，其中栅极至少部分地与栅极氧化物层接触。MOSFET包括P+外延层和在P+型外延层上的N+型区。MOSFET还包括邻近MOSFET的第一表面的掩埋沟道层，掩埋沟道层跨越N+型区的一部分延伸。MOSFET还包括从P+型外延层向下延伸到MOSFET的主体内到一深度的P+型阱和邻近P+阱的JFET区。MOSFET还包括在JFET区内的P+区，以便减小在栅极氧化物上的电场。
[0008]还公开了用于形成具有在栅极氧化物处的减小的电场的器件的方法。在一个实施例中，公开了形成晶体管器件的方法。该方法包括提供源极和栅极，其中栅极至少部分地与栅极氧化物层接触。该方法还公开了提供在邻近P+型阱区的JFET区内的P+区，以便减小在栅极氧化物上的电场。
[0009]在另一实施例中，公开了形成晶体管的方法，其包括提供在衬底上的漂移层以及在漂移层上注入阱区。该方法还包括提供第一外延层使得第一外延层覆盖阱区的至少一部分，提供在第一外延层上的第二外延层，以及提供在第二外延层的一部分之上的掩埋沟道层。提供源极和栅极，其中栅极至少部分地与栅极氧化物层接触。该方法还包括在邻近阱区的JFET区内引入P+区。
[0010]在又另一实施例中，公开了形成MOSFET的方法。该方法包括提供在漂移层上的P+型外延层以及提供在P+型外延层上的N+型区。提供邻近MOSFET的第一表面的掩埋沟道层，掩埋沟道层跨越N+型区的一部分延伸。形成从P+型阱外延层向下延伸到MOSFET的主体内到一深度的P+型阱。源极和栅极被提供，其中栅极至少部分地与栅极氧化物层接触。该方法还包括提供在邻近P+型阱区的JFET区内的P+区，以便减小在栅极氧化物上的电场。
[0011]本领域中的技术人员在阅读了与所附附图相关联的优选实施例的下面的详细描述之后将认识到本公开的范围并实现其中的附加的方面。
[0012]附图的简要说明
合并在本说明书中并形成本说明书的一部分的所附附图图示本公开的几个方面，且连同本描述一起用来解释本公开的原理。
[0013]图1是具有掩埋沟道的双注入场效应晶体管(D頂0SFET)；
图2是没有在栅极氧化物界面处的减小的电场的标准MOSFET单元的另一实施例；
图3A图示根据一个实施例的晶体管器件，其具有包括在晶体管器件的JFET区内引入的P+区的新结构；
图3B图示根据一个实施例的替换的晶体管器件，其具有包括在晶体管器件的JFET区内引入的多个P+区的新结构；
图4A图示具有2.6微米的标准JFET间隙的常规MOSFET的正向电流传导分布；
图4B图示具有0.8微米的窄JFET间隙的常规MOSFET的正向电流传导分布；
图4C图示具有在根据一个实施例的晶体管器件的JFET区内引入的P+区并具有2.6微米的标准JFET间隙的MOSFET的正向电流传导分布；
图5是在图4A-4C中示出的各种MOSFET的正向IV曲线的图形表示，图4A-4C图示具有在晶体管器件的JFET区内引入的P+区的所提出的晶体管结构展示与具有标准JFET间隙的常规MOSFET相同的导通电阻；
图6A是图示在960伏的阻塞电压下具有2.6微米的标准JFET间隙的常规MOSFET的电场分布的图形；
图6B是图示在960伏的阻塞电压下具有0.8微米的窄JFET间隙的常规MOSFET的电场分布的图形；
图6C是图示具有在根据一个实施例的晶体管器件的JFET区内引入的P+区并在960伏的阻塞电压下具有2.6微米的标准JFET间隙的MOSFET的电场分布的图形；以及
图7是在图4A-4C中示出的各种MOSFET的栅极氧化物的中心处的栅极氧化物的顶部上的电场分布的图形，其图示了显著的电场减小已经由具有在晶体管器件的JFET区内引入的P+区的晶体管结构实现而不牺牲导通状态电阻。
【具体实施方式】
[0014]下面阐述的实施例表示使本领域中的技术人员能够实践实施例并说明实践实施例的最佳模式的必要的信息。在考虑到所附附图阅读下面的描述后，本领域中的技术人员将理解本公开的概念并将认识到不在本文中特别处理的这些概念的应用。应理解，这些概念和应用落在本公开和所附权利要求的范围内。
[0015]将理解，虽然术语第一、第二等可在本文中用于描述各种元件，这些元件不应由这些术语限制。这些术语只用于区分一个元件与另一元件。例如，第一元件可被称为第二元件，且类似地，第二元件可被称为第一元件，而不偏离本公开的范围。如在本文中使用的，术语“和/或”包括相关联的所列出的项目中的一个或多个的任何和所有组合。
[0016]将理解，当元件(例如层、区或衬底)被称为“在”另一元件“上”或延伸“到”另一元件“上”时，它可直接在另一元件上或直接延伸到另一元件上，或中间元件也可存在。相反，当元件被称为“直接在”另一元件“上”或“直接”延伸“到”另一元件“上”时，没有中间元件存在。同样，将理解，当元件(例如层、区或衬底)被称为“在”另一元件“之上”或“在”另一元件“之上”延伸时，它可直接在另一元件之上或直接在另一元件之上延伸，或中间元件也可存在。相反，当元件被称为“直接在”另一元件“之上”或“直接”在另一元件“之上”延伸时，没有中间元件存在。也将理解，当元件被称为“连接”或“耦合”到另一元件时，它可直接连接或耦合到另一元件，或中间元件也可存在。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，没有中间元件存在。
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