17]相对术语(例如“在…之下”或“在…之上”或者“上部”或“下部”或者“水平”或“垂直”)可在本文中用于描述如在图中图示的一个元件、层或区与另一元件、层或区的关系。将理解，除了在图中描绘的取向以外，这些术语和上面讨论的那些术语还意在包括器件的不同取向。
[0018]在本文中使用的术语是仅为了描述特别的实施例的目的，且并不意在是对本公开的限制。如在本文中使用的，单数形式“一”、“一个”和“该”意在也包括复数形式，除非上下文另外清楚地指示。将进一步理解，术语“包括”、“包含”、“含有”和/或“具有”当在本文中使用时指定所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或附加。
[0019]除非另有限定，在本文中使用的所有术语(包括技术和科学术语)具有与本公开所属的领域中的普通技术人员通常理解的相同的含义。将进一步理解，在本文中使用的术语应被解释为具有与它们在这个说明书和相关领域的上下文中的含义一致的含义，且将不在理想化或过度正式的意义上被解释，除非在本文中这样明确地限定。
[0020]存在对具有在栅极氧化物界面处的减小的电场的MOSFET结构的需要，因此导致改善的器件可靠性。在处理这个问题时的一种方法是使JFET间隙变窄。然而，本发明的发明人已经认识到，使在常规MOSFET器件上的JFET间隙变窄下来(而不牺牲正向电压降)可在高电场加应力下改善器件可靠性，但它可能不消除故障。
[0021]本公开涉及晶体管器件，其具有新结构以便减小在栅极氧化物界面处的电场并显著减少或消除在长期阻塞操作(其中漏极被置于高正偏置下)下的故障或可靠性问题。在一个优选实施例中，晶体管器件是MOSFET器件，且甚至更优选地是碳化硅(SiC) MOSFET器件。然而，晶体管器件可更一般地是具有晶体管(例如功率M0SFET、双差分场效应晶体管(DM0SFET)、沟槽栅金属氧化物半导体场效应晶体管(UM0SFET)、绝缘栅双极晶体管(IGBT )等)的任何类型的器件。
[0022]在一个实施例中，公开了具有在栅极氧化物处的减小的电场的晶体管器件。晶体管器件包括栅极、源极和漏极，其中栅极至少部分地在栅极氧化物层的顶上。晶体管器件具有在晶体管器件的JFET区内的至少一个P+区，以便减小在栅极氧化物上的电场。由于可出现在晶体管器件中的材料缺陷的存在，在栅极氧化物中的高电场可在有缺陷的点处或周围增强。减小电场可显著减小在晶体管器件的可靠性上的缺陷的作用，特别是在长期阻塞操作期间，其中漏极被置于高正偏置下。在碳化硅MOSFET中，在额定电压下将栅极场减小到小于一(I) MV/cm以确保可靠性可能是期望的。
[0023]在另一实施例中，晶体管器件具有栅极、源极和漏极，并包括第一导电类型的第一外延层、在第一外延层上的第二导电类型的第二外延层以及邻近晶体管器件的第一表面的掩埋沟道层。掩埋沟道层跨越第二外延层的一部分延伸并至少部分地被覆盖有栅极氧化物。晶体管器件还包括从第一外延层向下延伸到晶体管器件的主体内到一深度的第一导电类型的阱区、邻近阱区的JFET区和在阱区之下的漂移层。
[0024]在器件的JFET区内引入在一个实施例中可以是P+区的第一导电类型的分离区。在一个实施例中，P+区基本上在JFET区的中间被引入并连接到源极，其从器件的漏极侧有效地屏蔽电场。在JFET区内引入的P+区也可以比P+阱区浅，这也减轻电流扩展电阻。
[0025]在具体描述本公开的各种实施例之前，提供由发明人进行的研究的讨论，其将使本文中公开的晶体管器件的更好理解变得可能。
[0026]图1图示在栅极氧化物界面处没有已经减小的电场的MOSFET器件10。在图1中，MOSFET器件10是传统DM0SFET。传统DM0SFET 10包括位于半导体主体20上的源极12、栅极14和漏极16，其中在氧化物层18的顶上的栅极14使栅极区绝缘。DM0SFET 10包括被注入半导体主体20内到大约0.5微米的深度并被掺杂到适当的水平(例如在一个实施例中在大约5 X 118 cm 3和5 X 10 20 cm 3之间，虽然可使用其它掺杂剂水平)的P+型阱22。N+源极区24被掺杂到适当的水平，例如在一个实施例中大约5 X 119 cm3，虽然可使用其它掺杂剂水平。N+源极区24邻近P+型阱22并位于P+型阱22和掩埋沟道26之间。掩埋沟道26跨越在活性区(即JFET区28)之间的源极区24、P+型阱22和半导体主体20的部分延伸。
[0027]JFET区28 —般是可包括N型掺杂剂的N型漂移层的活性部分并位于两个P型阱(例如P+型阱22)之间。JFET区一般可以指的是与通过施加栅极电压来达到P型阱的表面的沟道区接触的区。JFET区28与N+源极区24、沟道区26、N型漂移区30、衬底和漏极电极16—起构成电子的传导路径。可通过外延生长或通过注入来提供JFET区28。在某些实施例中，JFET区28可具有范围从大约0.5微米到大约1.5微米的厚度。掩埋沟道26、JFET区28和DM0SFET 10的支持漂移区30可被掺杂到适当的水平。在一个实施例中，掩埋沟道26可被掺杂在大约I X 116 cm 3和I X 10 17 cm 3之间，JFET区28可被掺杂在大约2X 116 cm 3和5 X 10 16 cm 3之间，以及支持漂移区30可被掺杂在大约2 X 10 14 cm 3和5 X116 cm 3之间，虽然可使用其它掺杂剂水平。
[0028]在通常DM0SFET中，制造工艺通过使用离子注入而不是在层生长期间掺杂来控制沟道表面。离子注入难以准确地在DM0SFET中实现，且因而产生的器件在沟道迀移率方面被限制。此外，图1所示的传统DM0SFET 10可具有在器件的JFET区28的中心中的栅极氧化物处的高电场。
[0029]与在界面材料和栅极氧化物中的任何瑕疵组合的高电场可能导致在长期阻塞操作(其中漏极被置于高正偏置下)下的栅极氧化物故障。此外，图1所示的传统MOSFET 10可能在长期阻塞操作(其中漏极被置于高正偏置下)期间遭受可能的热载流子注入。
[0030]图2示出没有在栅极氧化物界面处的减小的电场的标准MOSFET单元的另一实施例。在图2中，DM0SFET 32包括位于DM0SFET的主体上的源极34、栅极接触36和漏极38，其中在氧化物层40的顶上的栅极接触36使栅极区绝缘。DM0SFET 32可具有支持N漂移层42和N+衬底44，其在一个实施例中可以是碳化硅衬底。DM0SFET 32也可包括至少一个(多个)P+区46和至少一个(多个)N+区48。DM0SFET还包括被注入到具有至少一个P+区46的DM0SFET 32的主体内的至少一个P+型阱区50。至少一个N+源极区48可被掺杂到适当的水平(例如在一个实施例中大约5 X 119 cm3)，并邻近至少一个P+区46。JFET区52位于氧化物层40下面，并被掺杂到适当的水平，例如在一个实施例中在大约2 X 116 cm 3和5 X 116 cm 3之间。DM0SFET 32的支持漂移区52也可被掺杂到适当的水平(例如在一个实施例中在大约2 X 114 cm3和5 X 10 16 cm 3之间)，并由下至漏极38的衬底44 (其可由任何材料制成，但在一个实施例中可以是N+碳化硅衬底)支持。
[0031]在通常相关领域DM0SFET中，制造工艺通过使用离子注入而不是在层生长期间掺杂来控制沟道表面。离子注入难以准确地在DM0SFET中实现，且因而产生的器件在沟道迀移率方面被限制。此外，图2所示的DM0SFET 32也可具有在器件的JFET区52的中心中的栅极氧化物处的高电场。与在界面材料和栅极氧化物中的任何瑕疵组合的高电场可能导致在长期阻塞操作(其中漏极被置于高正偏置下)下的栅极氧化物故障。此外，图2所示的MOSFET 32可能在长期阻塞操作(其中漏极被置于高正偏置下)期间遭受可能的热载流子注入。
[0032]在图1和2中的相关领域MOSFET器件图示对使用阻断在反向偏置操作中的入射电压的能力来减小在栅极氧化物界面处的电场并增加在导通状态中的最大电流流动的晶体管设计的修改的共同需要。为了例证的目的，假设图1-3所示的器件的衬底和漂移层均由碳化硅(SiC)形成。然而，可使用其它半导体材料。
[0033]在处理在栅极氧化物界面处的高电场时的一种方法是使JFET间隙变窄。然而，本发明的发明人已认识到，使在常规MOSFET器件上的JFET间隙变窄(而不牺牲正向电压降)可在长期阻塞操作(其中漏极被置于高正偏置下)期间改善器件可靠性，但它可能不消除故障。
[0034]为了减小在栅极氧化物界面处的电场并消除在长期阻塞操作(其中漏极被置于高正偏置下)期间的故障，提出了新的晶体管结构。在JFET区内引入至少一个分开的P+区。在一个实施例中，至少一个P+区基本上