集成电路元件及其制作方法
【技术领域】
[0001]本发明关于集成电路元件技术，是一种立体堆叠式的集成电路元件及其制作方法。
【背景技术】
[0002]立体堆叠式集成电路因具有高效能、低耗能、低成本、小尺寸、及集成电路异质整合等优势，极有潜力成为芯片系统(System on Chip, SoC)技术发展的新方向，而基板穿孔(Through-Substrate Via，简称TSV)封装技术更位居关键的角色，可克服集成电路制程微缩和低介电值材料的限制，达到低成本及高效能的芯片间电气互连。
[0003]然而，在晶圆与晶圆接合技术上，会发生利用基板穿孔接合上下晶圆中的金属层时，需要使用两道光罩分别来进行二次的基板穿孔蚀刻制程，再利用横向定义的金属导线连接此两根基板穿孔，来达到连接上下晶圆中金属层的目的，这种作法需要两片不同的基板穿孔光罩，相对的也需要比较多的制程步骤，造成制造成本的增加。但是如果只使用一片基板穿孔光罩来定义不同晶圆上的基板穿孔，因为不同晶圆上的基板穿孔深度不同，为了确保两个基板穿孔都能成功接到金属层上，因此蚀刻步骤对深度比较浅的基板穿孔下的金属层会有过度蚀刻的情形，因此伤害深度较浅的基板穿孔下的金属层。因此，可发展新的基板穿孔的集成电路元件技术，以改善上述问题。
【发明内容】
[0004]为达成上述目的，根据本发明的一方面，一实施例提供一种集成电路元件，其包括:第一基板，包含第一图案化金属层；第二基板，堆叠于该第一基板上，该第二基板包含半导体材料层、第一介电层、第二图案化金属层、及第二介电层；其中，该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；导电通路，位于该重叠区域，至少贯穿该第二基板，以电性连接该第二图案化金属层与该第一图案化金属层；以及绝缘层，位于该导电通路与该半导体材料层之间。
[0005]根据本发明的另一方面，另一实施例提供一种集成电路元件的制造方法，其包括:堆叠第二基板于第一基板上，其中，该第一基板包含第一图案化金属层，该第二基板包含半导体材料层、第一介电层、第二图案化金属层及第二介电层，该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；形成贯穿该半导体材料层的第一穿孔于该重叠区域；形成绝缘层于该第一穿孔的侧壁上；形成贯穿该第一介电层、该第二图案化金属层、及该第二介电层的第二穿孔，且该第二穿孔连通该第一穿孔；以及充填导体材料于该第一穿孔与该第二穿孔之中。
[0006]根据本发明的另一方面，另一实施例提供一种集成电路元件的制造方法，其包括:提供第一基板，该第一基板包含第一图案化金属层；堆叠第二基板于该第一基板上，该第二基板包含半导体材料层、第一介电层、第二图案化金属层及第二介电层，该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；形成穿孔于该重叠区域，该第一穿孔贯穿该第一介电层、该第二图案化金属层、该第二介电层、及该半导体材料层；形成绝缘层于该半导体材料层的侧壁上；以及充填导体材料于该穿孔之中。
【附图说明】
[0007]图1为根据本发明第一实施例的集成电路元件的剖面结构示意图。
[0008]图2为根据本发明第二实施例的集成电路元件的剖面结构示意图。
[0009]图3为根据本发明第三实施例的集成电路元件的剖面结构示意图。
[0010]图4为根据本发明第四实施例的集成电路元件的剖面结构示意图。
[0011]图5为本实施例的集成电路元件制造方法的流程示意图。
[0012]图6A?6E为对应本实施例制作方法的各步骤的集成电路元件结构剖面图。
[0013]图7为另一实施例的集成电路元件制造方法的流程示意图。
[0014]图8A?8D为对应本实施例制作方法的各步骤的集成电路元件结构剖面图。
[0015]其中，附图标记:
[0016]100、200、300、400 集成电路元件
[0017]110 第一基板
[0018]114、414、415、416 第一图案化金属层
[0019]120 第二基板
[0020]122半导体材料层
[0021]123第一介电层
[0022]124、424、425第二图案化金属层
[0023]125第二介电层
[0024]130导电通路
[0025]140绝缘层
[0026]152阻障层
[0027]151种子层
[0028]160黏接层
[0029]418、428 介电层
[0030]170 第一穿孔
[0031]180 第二穿孔
[0032]190 穿孔
【具体实施方式】
[0033]为对本发明的特征、目的及功能有更进一步的认知与了解，兹配合图式详细说明本发明的实施例如后。在所有的说明书及图示中，将采用相同的元件编号以指定相同或类似的元件。
[0034]在各个实施例的说明中，当一元素被描述是在另一元素的“上方/上”或“下方/下”，指直接地或间接地在该另一元素之上或之下的情况，其可能包含设置于其间的其他元素；所谓的「直接地」指其间并未设置其他中介元素。“上方/上”或“下方/下”等的描述以图式为基准进行说明，但亦包含其他可能的方向转变。所谓的“第一”、“第二”、及“第三”用以描述不同的元素，这些元素并不因为此类谓辞而受到限制。为了说明上的便利和明确，图式中各元素的厚度或尺寸，以夸张或省略或概略的方式表示，且各元素的尺寸并未完全为其实际的尺寸。
[0035]图1为根据本发明第一实施例的集成电路元件100的剖面结构示意图。如图1所示，该集成电路元件100包含第一基板110、第二基板120、以及导电通路130，该第二基板120堆叠于该第一基板110上，且该导电通路130电性连接该第二图案化金属层124与该第一图案化金属层114，而形成立体堆叠式的集成电路元件。其中，该第一基板110包含第一图案化金属层114，且该第一图案化金属层114形成于第三介电层118之中；而该第二基板120包含半导体材料层122、第一介电层123、第二图案化金属层124、及第二介电层125，该第二图案化金属层124位于该第一介电层123与该第二介电层125之间，且该第二图案化金属层124与该第一图案化金属层114彼此重叠而具有重叠区域。
[0036]该第一图案化金属层114可被图案化成该第一基板110上电路的部分线路图案，其为该第一基板110所支持，也就是该第一基板110的底部用以支持或承载其上可能形成的电路布局或层状结构，例如，该第一图案化金属层114。另一方面，该第二图案化金属层124可被图案化成该第二基板120上电路的部分线路图案，并藉由该第一介电层123与该第二介电层125而电性隔离该第二图案化金属层124与其上下可能的层状结构，而该半导体材料层122则用以支持或承载其上可能形成的电路布局或层状结构，例如，该第一介电层123、该第二图案化金属层124、及该第二介电层125。
[0037]该第一基板110与该第二基板120可以是硅材的晶粒(die)、芯片(chip)或晶圆(wafer);但本发明并不限制于此，该第一基板110与该第二基板120亦可采用其他种类的半导体材料。该第一基板110的线路图案(例如，该第一图案化金属层114)形成于该第一基板110的上表面，而原本该第二基板120的线路图案(例如，该第二图案化金属层124)形成于该第二