叠的线路层，而利用基板穿孔(TSV)的导电通路达成二者之间的电性连接。该第一图案化金属层114为该第一基板110的线路图案，其为该第一基板110所支持，也就是该第一基板110的底部用以支持或承载其上可能形成的电路布局或层状结构，例如，该第一图案化金属层114。该第二图案化金属层124为该第二基板120的线路图案，并藉由该第一介电层123与该第二介电层125而电性隔离该第二图案化金属层124与其上下可能的层状结构，而该半导体材料层122则用以支持或承载其上可能形成的电路布局或层状结构，例如，该第一介电层123、该第二图案化金属层124、及该第二介电层125。
[0048]在本实施例中，该第一基板110与该第二基板120可为娃材的晶粒、芯片或晶圆。该第一基板110的线路图案(例如，该第一图案化金属层114)形成于该第一基板110的上表面，而原本该第二基板120的线路图案(例如，该第二图案化金属层124)形成于该第二基板120的上表面。当该第一基板110与该第二基板120形成堆叠结构时，将该第二基板120上下翻转并面对面堆叠或黏接于该第一基板110上，也就是将该第二基板120的正面与该第一基板110的正面进行面对面堆叠，而形成如图6A所示的立体堆叠式集成电路元件；其中，该第一基板110的上表面基本上平行该第二基板120的下表面。该第一图案化金属层114的组成材质可以是铝、或其他导电性金属，其为层状金属膜并被图案化成该第一基板110的线路图案。该第二图案化金属层124的组成材质亦可以是铝、或其他导电性金属，其为层状金属膜并被图案化成该第二基板120的线路图案，而形成于该半导体材料层122上。该第一介电层123与该第二介电层125的组成材质可以是氧化硅、氮化硅、或其他介电材料，用以使该第二图案化金属层124与其周遭环境得到适当的电性隔离。此外，为了提高该第一基板110与该第二基板120之间的黏合性，二者之间亦可增加黏接层(未图示)，其组成材质可以是BCB (benzocyclobutene)，但本发明不以此为限制。
[0049]步骤S520，如图6B所示，形成贯穿该半导体材料层122的第一穿孔170于该第二图案化金属层124与该第一图案化金属层114的重叠区域。可以在基板穿孔(TSV)或导电通路130所欲形成的位置上，藉由光微影蚀刻(Photolithography)技术制作蚀刻遮罩(未图示)的图案，并藉由适当的干式或湿式蚀刻技术，经由该蚀刻遮罩自上而下蚀刻并贯穿该半导体材料层122，而形成该第一穿孔170。在本实施例中，基板穿孔(TSV)或导电通路130的制作将分成二个阶段，而该第一穿孔170为其第一阶段的半成品。该第一穿孔170的蚀刻停止于该第一介电层123，因此可能会蚀刻过多而连同该第一介电层123的上半部亦被蚀刻去，如图6B所示。
[0050]步骤S530，如图6C所示，形成绝缘层140于该第一穿孔170的侧壁上。由于该半导体材料层122通常具有导电性，而为了避免基板穿孔(TSV)或导电通路130制作后，与该半导体材料层122直接接触而形成二者之间的电性连接，必须先形成该绝缘层140于该第一穿孔170的侧壁上，其厚度约为0.1?2 μπι。该绝缘层140可以是利用干式沉积技术(例如，化学气相沉积(CVD)制作的氧化硅薄膜或氮化硅薄膜，或是利用湿式沉积技术(例如，Alchimer聚合物沉积(Alchimer’ s polymer deposit1n)制作的电接枝(eG)聚合物薄膜，其皆可使该绝缘层140均匀的(in conformity)形成于该半导体材料层122上，并于该第一穿孔170的侧壁上形成厚度均匀的绝缘层。
[0051 ] 步骤S540，如图6D所示，形成自上而下贯穿该第一介电层123、该第二图案化金属层124、及该第二介电层125的第二穿孔180于该第一穿孔170之下，且该第二穿孔180连通该第一穿孔170。藉由适当的干式或湿式蚀刻技术，经由该第一穿孔170自上而下蚀刻并贯穿该第一介电层123、该第二图案化金属层124、该第二介电层125、以及部分的该第三介电层118，而形成该第二穿孔180。如前所述，该第二穿孔180为基板穿孔(TSV)制作的第二阶段，其蚀刻制程停止于该第一图案化金属层114的上表面。
[0052]步骤S550充填导体材料于该第一穿孔170与该第二穿孔180之中，如图1所示。本实施例选用铜作为该导体材料，其充填于该导电通路130 (包含该第一穿孔170与该第二穿孔180)中，藉以电性连接该第一图案化金属层114与该第二图案化金属层124。在本实施例中，为了避免该导体材料中的铜原子飘移或扩散情形发生，例如，铜原子扩散至该第一基板110或该第二基板120，阻障层(Barrier layer) 152可形成于该导电通路130的底部及侧壁上，如图6E所示。该阻障层152的组成材质可以是钨化钛(TiW)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮-硅-钽(Ta_Si_N)以及氮化钨(WN)等材料，但不以此为限制。此夕卜，种子层(Seed layer) 151可形成于该阻障层152的表面(包含侧壁)上，以作为该导体材料电镀时的导电层。该种子层151的组成材质可以是铜，但本发明不以此为限制。该导电通路130中的导体材料可藉由电镀技术而成长于该种子层151上，而充填于该第一穿孔170与该第二穿孔180之中。该阻障层152、该种子层151、及该导体材料可能会超出该半导体材料层122的表面，再藉由化学机械研磨(Chemical Mechanical Polishing，简称CMP)技术将此超出部分移除，如图1所示。
[0053]综上所述，本实施例的制作方法500适用于该第一图案化金属层114与该第二图案化金属层124完全或部分重叠的立体堆叠式集成电路元件，例如，第一实施例的图1、第二实施例的图2、第三实施例的图3、第四实施例的图4。该导电通路130可形成于该第一图案化金属层114与该第二图案化金属层124的重叠区域，并自上而下贯穿该半导体材料层122、该第一介电层123、该第二图案化金属层124、该第二介电层125、或/及该黏接层160、以及部分的该第三介电层118。该导电通路130中并充填有导体材料，藉以使该第一图案化金属层114与该第二图案化金属层124得到适当的电性连接。
[0054]图7为另一实施例的集成电路元件制造方法700的流程示意图，用以制作如图3所示的第三实施例的集成电路元件300，而图8A?8D为对应本实施例制作方法700各步骤S710?S740的集成电路元件的结构剖面图。该制作方法700的步骤详述如下。
[0055]步骤S710，如图8A所示，堆叠第二基板120于第一基板110上，而形成立体式的电路结构。其中，该第一基板110包含第一图案化金属层114，且该第一图案化金属层114形成于第三介电层118之中；该第二基板120包含半导体材料层122、第一介电层123、第二图案化金属层124及第二介电层125 ;该第二图案化金属层124位于该第一介电层123与该第二介电层125之间，且该第二图案化金属层124与该第一图案化金属层114部分重叠而具有重叠区域。该第一基板110与该第二基板120将会形成堆叠结构，此时该第二基板120直接堆叠或黏接于该第一基板110上，也就是说，该半导体材料层122连接该第一基板110，且该第二基板120的背面与该第一基板110的正面进行面对面堆叠，而形成如图8A所示的立体堆叠式集成电路元件。本实施例即欲针对此二上下重叠的线路层，而利用基板穿孔的导电通路达成二者之间的电性连接。该第一图案化金属层114与该第二图案化金属层124的组成材质及其说明已如前所述，在此不在赘述。该第一介电层123与该第二介电