3]经过研究，现有技术LDM0S晶体管的导通路径的增加主要是通过漂移区中形成浅沟槽隔离结构来实现的，即形成的浅沟槽隔离结构的深度越深、宽度越大，相应的导通路径就越长，具体请参考图1，图1中待箭头的虚线表示漂移区101中形成的导通路径，导通路径是沿着漂移区101中的浅沟槽隔离结构104的侧壁和底部方向分布的，因而浅沟槽隔离结构104的深度和宽度对于导通路径的长短具有直接的影响，为了获得更长的导通路径，现有的方法通常是增加浅沟槽隔离结构104的宽度和深度来实现，但是浅沟槽隔离结构104的宽度的增加必然后增加每个LDM0S晶体管占据的面积，不利于集成度的提高，浅沟槽隔离结构104的深度增加会对半导体衬底有更厚的要求，并且对于形成浅沟槽隔离结构104时的刻蚀和沉积工艺的要求也更高，提高了制作成本。
[0034]为此，本发明实施例中提供了一种LDM0S晶体管及其形成方法，在所述半导体衬底内形成若干第一沟槽；然后在若干第一沟槽的侧壁和底部暴露的半导体衬底表面内以及相邻第一沟槽之间的半导体衬底表面内形成漂移区，所述漂移区具有第二掺杂类型，第二掺杂类型与第一掺杂类型相反；形成漂移区后，在第一沟槽中填充隔离材料，形成第一浅沟槽隔离结构，本发明形成的漂移区是位于若干第一沟槽的侧壁和底部暴露的半导体衬底表面内以及第一沟槽之间的半导体衬底内，即形成的漂移区是沿着与若干第一沟槽侧壁和底部接触的半导体衬底和相邻第一沟槽之间的半导体衬底表面分布的，漂移区的等效长度增力口，当LDMOS晶体管工作时，在漂移区中形成的导通路径的长度增加。
[0035]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0036]图2?图8为本发明实施例LDM0S晶体管的形成过程的结构示意图。
[0037]请参考图2，提供半导体衬底200，所述半导体衬底200具有第一掺杂类型；在所述半导体衬底200上形成掩膜层201，所述掩膜层201中具有曝露出半导体衬底200表面的开□。
[0038]所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC);也可以是绝缘体上娃(SOI),绝缘体上锗(G0I);或者还可以为其它的材料,例如砷化镓等II1- V族化合物。本实施中，所述半导体衬底200的材料为硅。
[0039]所述半导体衬底200中掺杂有杂质离子，使得半导体衬底200具有第一掺杂类型。通过离子注入工艺对半导体衬底进行掺杂。根据形成的LDM0S晶体管的类型对半导体衬底进行不同类型的掺杂。具体的，当待形成的LDM0S晶体管为N型的LDM0S晶体管时，通过向半导体衬底200中注入P型的杂质离子(P型杂质离子为硼离子、铟离子、镓离子中的一种或几种)，使得半导体衬底200具有P型的第一掺杂类型；当待形成的LDM0S晶体管为P型的LDM0S晶体管时，通过向半导体衬底200中注入N型的杂质离子(N型杂质离子为磷离子、砷离子、锑离子中的一种或几种)，使得半导体衬底200具有N型的第一掺杂类型。
[0040]本实施例中，以形成LDM0S晶体管为N型的LDM0S晶体管作为示例，所述半导体衬底中掺杂有P型的杂质离子。
[0041]所述掩膜层201为后续刻蚀半导体衬底200形成第一沟槽时的掩膜。
[0042]所述掩膜层201可以单层或多层(彡2层)堆叠结构。
[0043]在一实施例中，所述第一掩膜层为双层堆叠结构，包括位于半导体衬底上的第一子掩膜层和位于第一子掩膜层上的第二子掩膜层，第一子掩膜层与第二子掩膜层的材料不相同。所述第一子掩膜层的材料可以为氧化硅等，所述第二子掩膜层的材料可以为氮化硅坐寸。
[0044]在本发明的其他实施例中，所述第一子掩膜层和第二子掩膜层的材料还可以为其他合适的材料。
[0045]所述掩膜层201中形成开口包括第一开口 21、第二开口 22、和第三开口 23。第一开口 21数量为若干(彡2个)，若干第一开口 21是相邻的，第一开口 21的数量与后续形成的第一沟槽的数量是相等的。
[0046]参考图3，以所述掩膜层201为掩膜，沿第二开口 22 (参考图2)、第三开口 23 (参考图2)和若干第一开口 21 (参考图2)刻蚀所述半导体衬底200，在半导体衬底200中分别形成第二沟槽203、第三沟槽204和若干第一沟槽202。
[0047]所述第一沟槽202的侧壁为倾斜侧壁，减小后续通过第一离子注入在第一凹槽的侧壁的半导体衬底内形成漂移区的工艺难度。研究发现，所述倾斜侧壁的倾斜角度31不能过小，由于第一沟槽202和第二沟槽203、第三沟槽204同时形成，倾斜角度31过小的话，为了保证后续形成的隔离结构隔离性能，相应的第一沟槽202深度和宽度需要增加，不利于集成度的提高；倾斜角度31过大的话，由于第一沟槽202的深度较深，开口的宽度较小，后续通过第一离子注入较难在对第一沟槽202侧壁的半导体衬底200进行均匀的掺杂。因此，本发明的实施例中，倾斜侧壁的倾斜角度31为50?80°，比如可以为50°、60°、70°、80。。
[0048]刻蚀所述半导体衬底200采用干法刻蚀工艺，具体可以为等离子刻蚀工艺，在一实施例中，所述等离子刻蚀工艺采用的刻蚀气体包括刻蚀气体为Cl2、HBr和02，反应腔室压强为1毫托至150毫托，刻蚀高频射频功率为500瓦至1500瓦，刻蚀低频射频功率为100瓦至500瓦，HBr流量为lOOsccm至lOOOsccm, Cl2流量为lOsccm至500sccm, 02的流量为10 ?300sccm。
[0049]若干第一沟槽202作为后续通过第一离子注入在半导体衬底200中形成漂移区时的窗口，形成的漂移区分布在若干第一沟槽202的侧壁与底部的半导体衬底200的表面内以及相邻第一沟槽202之间的半导体衬底200的表面内，相对于现有技术的漂移区，本发明实施例形成的漂移区的单位面积内等效长度增长，从而使得漂移区内形成的导通路径也增长。
[0050]所述第一沟槽202的数量为> 2个，所述第一沟槽202的深度D为2500?4500埃，第一沟槽202的宽度W为0.5?10微米，相邻第一沟槽202之间的间距S为0.2?1微米，使得后续在若干第一沟槽202的侧壁和底部暴露的半导体衬底200表面内、以及相邻第一沟槽202之间的半导体衬底200表面内形成漂移区在单位面积内等效长度较长，并且使第一沟槽202占据的面积较小。
[0051]本实施例中，以形成3个第一沟槽202作为示例，在本发明的其他实施例中，所述第一沟槽的数量可以为2个、4个、5个、6个等。
[0052]参考图4，在若干第一沟槽202的侧壁和底部暴露的半导体衬底200表面内以及相邻第一沟槽202之间的半导体衬底200表面内形成漂移区205，所述漂移区205具有第二掺杂类型，第二掺杂类型与第一掺杂类型相反。
[0053]本实施例中，形成LDM0S晶体管为N型的LDM0S晶体管，所述漂移区205的第二掺杂类型为N型，即漂移区205中掺杂有N型的杂质离子，N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。
[0054]在本发明的其他实施例中，当形成LDM0S晶体管为P型的LDM0S晶体管时，所述漂移区205的第二掺杂类型为P型，即漂移区205中掺杂有P型的杂质离子，P型杂质离子为硼离子、铟离子、镓离子中的一种或几种。
[0055]通过第一离子注入工艺形成所述漂移区205，在进行第一离子注入之前，在所述第一沟槽202之外的掩膜层201和半导体衬底200上形成保护层，所述保护层防止进行第一离子注入工艺时在第一沟槽202之外的半导体衬底200内注入杂质离子。
[0056]在具体的实施例中，所述保护层的材料为光刻胶层，在采用旋涂工艺形成覆盖半导体衬底200的光刻胶层之后，通过曝光和显影工艺形成开口，所述开口暴露出第一沟槽202以及相邻第一沟槽202之间的半导体衬底200上的掩膜层201。
[0057]所述漂移区205的厚度远小于第一沟槽202的深度，本实施例中，第一离子注入时，由于相邻第