具有关键技术节距对准的soc设计的制作方法
【专利说明】具有关键技术节距对准的SOC设计
[0001]相关申请的交叉引用
[0002]本申请要求于2013年7月25日提交的题为“A SOC design with criticaltechnology pitch alignment(具有关键技术节距对准的SOC设计)”的美国临时申请S/Ν.61/858，567 以及于 2014年 7 月 22 日提交的题为“A SOC DESIGN WITH CRITICALTECHNOLOGY PITCH ALIGNMENT(具有关键技术节距对准的SOC设计)”的美国非临时申请S/N.14/338,229的权益，这两件申请通过援引被整体明确纳入于此。
[0003]背景
[0004]领域
[0005]本公开一般涉及电路布局，并且更具体而言涉及具有关键技术节距对准的片上系统(S0C)设计。
[0006]背景
[0007]节距是相同类型的毗邻元件之间的距离。为了达成将节距缩放的成本、功率和性能效益，应当获得大约为的面积缩放。例如，为了达成70%节距缩放的完全的成本、功率和性能效益，应当获得大约50%的面积面积缩放。然而，在给定了要获得面积缩放的要求的前提下，节距缩放可能未必提供最好的成本、功率和性能效益。如此，需要用于在给定了合意的面积缩放的前提下确定节距或节距缩放的方法和装置。
[0008]概述
[0009]在本公开的一方面，提供了方法和装置。S0C装置包括具有最小节距g的多个门互连、具有最小节距m的多个金属互连、以及互连诸门互连和诸金属互连的多个通孔。诸通孔具有最小节距V。值m、g和V为g2+m2 > V2，并且g和m的LCM小于20g。
[0010]附图简述
[0011 ]图1是解说节距缩放的示图。
[0012]图2是解说门互连、金属互连以及通孔节距的示图。
[0013]图3是解说第一组示例性门互连、金属互连以及通孔节距的示图。
[0014]图4是解说第二组示例性门互连、金属互连以及通孔节距的示图。
[0015]图5是操作S0C装置的方法的流程图。
[0016]详细描述
[0017]以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。装置和方法将在以下详细描述中进行描述并可以在附图中由各种框、模块、组件、电路、步骤、过程、算法、元件等来解说。
[0018]图1是解说节距缩放的示图100。如图1中所示，在28nm制造工艺技术中，门互连(也可称为“P0LY”互连)可以具有最小节距gl(任何两个门互连之间的距离最小为81)。一旦在20nm、16nm、14nm和/或其他制造工艺技术中进行缩放，门互连就可能具有最小节距g2(任何两个门互连之间的距离最小为g2)。在一个示例中，gl可以是130nm。门互连节距的70%的缩放会导致90nm的g2。在28nm制造工艺技术中，第一金属层Ml可以具有mli的最小节距(任何两个第一金属层Ml互连之间的距离最小为mli)。一旦在20nm、16nm、14nm和/或其他制造工艺技术中进行缩放，第一金属层Ml就可能具有最小节距ml2(任何两个第一金属层Ml互连之间的距离最小为ml2)。在一个示例中，可以是90nm。第一金属层Ml互连节距的70%的缩放将会导致64nm的ml2。在28nm制造工艺技术中，其他金属层Ma(例如，M2、M3、M4、M5)可以具有最小节距mai(任何两个金属层Ma互连之间的距离最小为mai)。一旦在20nm、16nm、14nm和/或其他制造工艺技术中进行缩放，金属层Ma就可能具有最小节距ma2(任何两个第一金属层Ma互连之间的距离最小为ma2)。在一个示例中，mai可以是90nm。金属层Ma互连节距的70%的缩放将会导致64nm的ma2。在20nm、16nm、14nm和/或其他制造工艺技术中，Mb金属层可以具有mb的节距。Mb金属层高于Ma金属层并且可以宽于Ma金属层。例如，Ma金属层可包括M2金属层和M3金属层，并且Mb金属层可包括M4金属层。对于另一不例，Ma金属层可包括M2金属层、M3金属层和M4金属层，并且Mb金属层可包括M5金属层。在一个示例中，mb为80nm。在28nm制造工艺技术中，通孔可以具有^的最小节距(任何两个通孔之间的距离最小为V1)。一旦在20nm、16nm、14nm和/或其他制造工艺技术中进行缩放，通孔就可能具有最小节距V2(任何两个通孔之间的距离最小为v2)。在一个示例中，V1可以是130nm。维持因单一图案化工艺(仅使用一个掩模，而非如在双图案化工艺中那样使用多个掩模)而导致的工艺限制会限制任何两个通孔的最小节距。假定115nm最小节距(即，假定V2为115nm)导致了88%的通孔缩放。在该示例中，通孔节距并非必须要类似于其他元件(诸如门和金属互连)地被缩放。
[0019]在图1的前述示例中，在给定了对通孔有88%的节距缩放限制的前提下，将所有其他金属层缩放70 %并不理想，因为互连和通孔并不对齐。如上文所讨论的，为了达成将节距缩放的成本、功率和性能效益，应当获得大约为的面积缩放。例如，为了达成70%节距缩放的完全的成本、功率和性能效益，应当获得大约50%的面积缩放。然而，如进一步关于图2所讨论的，在给定了要获得面积缩放的要求的前提下，当限制通孔节距缩放时，x%的节距缩放可能并不提供最好的成本、功率和性能效益。
[0020]图2是解说门互连、金属互连以及通孔节距的示图200。在图2中，这两个所示的金属层Ml互连在与门互连相同的方向上延伸，被连接到门互连，并且具有与门互连相同的节距。其他金属层Ml互连可以具有较小节距，诸如64nm。相应地，如图2中所示，当门互连节距g2为最小值90nm并且金属层M2节距ma2为最小值64nm时，通孔节距V2是llOnm。若对于通孔节距来说单一图案化的工艺限制为115nm，那么llOnm的通孔节距将不会满足单一图案化的最小通孔节距要求。在假定了 115nm的通孔节距以及对门互连和金属层M2有70%的节距缩放的前提下，门互连、通孔以及金属互连节距将不会对齐，这可能引起引脚访问困难，使摆放和路由效率降级，并且引起低摆放和路由利用率(所利用的面积可能不会被降低到50%)。在一个配置中，门互连节距g2和/或金属层M2互连节距ma2的缩放可以被增加，从而满足通孔节距V2的必要缩放，并且允许改进的引脚访问、摆放和路由效率，以及摆放和路由利用率。
[0021]图3是解说第一组示例性门互连、金属互连以及通孔节距的示图300。如上文所讨论的，门互连节距g2和/或金属层M2互连节距ma2的缩放可以被增加从而满足通孔节距V2的必要缩放。例如，如图3中所示，门互连节距g2的缩放可以被增加到73.85%。当门互连节距g2为最小值96nm时，金属层M2节距ma2为最小值64nm，通孔节距V2为115nm，这满足了前述的115nm通孔节距限制。如图3中所不，金属层M3节距也可以是最小值64]11]1。96111]1和64nm的最小公倍数(LCM)(也被称为最低公倍数)为192nm。在一个配置中，最小门互连节距和金属互连节距的LCM可以被约束为小于最小门互连节距的20倍。例如，最小门互连节距和金属互连节距的LCM可以被约束为小于1920nm(20*96nm)。在该情形中，分别为96nm和64nm的最小门互连节距和金属互连节距满足此类要求。
[0022]图4是解说第二组示例性门互连、金属互连以及通孔节距的示图400。在该示例中，最小门互连节距可以是96nm，最小金属层M2可以是64nm，最小金属层M3节距可以是72nm，并且最小金属层M5节距可以是80nm<396nm、72nm和80nm的LCM为1440nmo
[0023]在一个配置中，S0C装置可具有最小节距为g的多个门互连、最小节距为m的多个金属互连、以及互连诸门互连和诸金属互连的多个通孔。诸通孔具有最小节距V。节距g、m和V为g2+m2 > V2，并且g和m的LCM小于20g。在一个示例中，g等于或约等于96nm，m等于或约等于64醒，并且￥等于或约等于115111]1。在节距8 = 96111]1且111 = 64111]1的情况下，]^1为19211111，其小于1920nm。节距g、m和V由式g2+m2 > v2以及LCM(g，m)〈20g约束。在一个配置中，假定了通孔节距V，并且门互连节距g和金属互连节距m被调节以满足上式。该多个金属互连在第一互连级或第二互连级中的至少一者上，并且诸通孔在第一互连级与第二互连级之间互连这些金属互连第一互连级可以是第一金属层Ml，且第二互连级可以是第二金属层M2。
[0024]S0C装置可进一步包括具有最小节距m2的第二多个金属互连，其中m2>m，并且g、m和n^9LCM小于20g。在一个示例中，g等于或约等于96nm，m等于或约等于72nm，v等于或约等于115醒，并且1112等于或约等于80111]1。在节距8 = 9611111，111