半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件，能够良好地用于例如并列地配置多个半导体芯片并封装而成的半导体器件。
【背景技术】
[0002]在芯片焊盘上搭载半导体芯片，经由导线电连接半导体芯片的焊盘电极和引线，对它们进行树脂封固，由此能够制造半导体封装形态的半导体器件。
[0003]日本特开2012-80118号公报(专利文献1)记载了关于并列地配置微型计算机芯片和SDRAM(同步动态随机存储器)芯片并封装而成的半导体器件的技术。
[0004]日本特开2010-80914号公报(专利文献2)记载了关于并列地配置功率类半导体芯片和控制器用半导体芯片并封装而成的半导体器件的技术。
[0005]日本特开2009-54850号公报(专利文献3)记载了关于在驱动器1C芯片上安装有微型计算机1C芯片的堆积式安装方式的半导体器件的技术。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献1:日本特开2012-80118号公报
[0009]专利文献2:日本特开2010-80914号公报
[0010]专利文献3:日本特开2009-54850号公报
【发明内容】
[0011]期望在并列地配置多个半导体芯片并封装而成的半导体器件中，也尽可能地提高可靠性。
[0012]其他课题和新的特征能够从本说明书的说明及附图明确。
[0013]根据一实施方式，半导体器件具有第一半导体芯片、第二半导体芯片、多个引线、多个导线和将这些封固的封固体。所述第一半导体芯片具有第一焊盘、第二焊盘及电连接所述第一焊盘和所述第二焊盘的第一布线，所述第二半导体芯片具有第三焊盘。所述第二半导体芯片的所述第三焊盘和所述第一半导体芯片的所述第一焊盘经由第一导线电连接，所述第一半导体芯片的所述第二焊盘和第一引线经由第二导线电连接。所述第一引线和所述第一半导体芯片之间的距离比所述第一引线和所述第二半导体芯片之间的距离小。而且，所述第一焊盘、所述第二焊盘及所述第一布线都不与形成在所述第一半导体芯片内的任意的电路电连接。
[0014]发明的效果
[0015]根据一实施方式，能够提高半导体器件的可靠性。
【附图说明】
[0016]图1是一实施方式的半导体器件的俯视图。
[0017]图2是一实施方式的半导体器件的俯视透视图。
[0018]图3是一实施方式的半导体器件的俯视透视图。
[0019]图4是一实施方式的半导体器件的俯视透视图。
[0020]图5是一实施方式的半导体器件的仰视图。
[0021]图6是一实施方式的半导体器件的剖视图。
[0022]图7是一实施方式的半导体器件的剖视图。
[0023]图8是一实施方式的半导体器件的剖视图。
[0024]图9是一实施方式的半导体器件的局部放大俯视透视图。
[0025]图10是一实施方式的半导体器件的说明图。
[0026]图11是一实施方式的半导体器件的说明图。
[0027]图12是表示一实施方式的半导体器件的制造工序的工艺流程图。
[0028]图13是一实施方式的半导体器件的制造工序中的剖视图。
[0029]图14是接着图13的半导体器件的制造工序中的剖视图。
[0030]图15是接着图14的半导体器件的制造工序中的剖视图。
[0031]图16是接着图15的半导体器件的制造工序中的剖视图。
[0032]图17是接着图16的半导体器件的制造工序中的剖视图。
[0033]图18是接着图17的半导体器件的制造工序中的剖视图。
[0034]图19是一实施方式的半导体器件的电路图。
[0035]图20是表示一实施方式的半导体器件所使用的半导体芯片的芯片布局的俯视图。
[0036]图21是图20所示的半导体芯片的局部放大俯视图。
[0037]图22是图20所示的半导体芯片的关键部位剖视图。
[0038]图23是图20所示的半导体芯片的关键部位剖视图。
[0039]图24是图20所示的半导体芯片的关键部位剖视图。
[0040]图25是表示图24的变形例的半导体芯片的关键部位剖视图。
[0041]图26是表示图24的变形例的半导体芯片的关键部位剖视图。
[0042]图27是表示图21的变形例的半导体芯片的局部放大俯视图。
[0043]图28是表示图21的变形例的半导体芯片的局部放大俯视图。
[0044]图29是在图27及图28的E_E线的位置处的剖视图。
[0045]图30是表示图20的变形例的半导体芯片的芯片布局的俯视图。
[0046]图31是研究例的半导体器件的俯视透视图。
[0047]图32是研究例的半导体器件的说明图。
[0048]图33是一实施方式的半导体器件的说明图。
[0049]图34是放大表不图33的一部分的局部放大俯视图。
[0050]图35是表示一实施方式的半导体器件的变形例的局部放大俯视透视图。
[0051]图36是表示一实施方式的半导体器件的变形例的电路图。
[0052]附图标记说明
[0053]1半导体衬底
[0054]2场绝缘膜
[0055]3 P型的半导体区域
[0056]4 n+型的半导体区域
[0057]5 P+型的半导体区域
[0058]6 槽
[0059]7栅极绝缘膜
[0060]8栅极电极
[0061]9、11层间绝缘膜
[0062]10、12 插塞
[0063]13保护膜
[0064]14 开口部
[0065]BAT 电源
[0066]BDUBD2接合材料
[0067]BE背面电极
[0068]BW、BW1、BW2、BW3 导线
[0069]CLC控制电路
[0070]CP1、CP2、CP101 半导体芯片
[0071]DP芯片焊盘
[0072]DP1、DP2、DP3、DP4 边
[0073]ES延长线
[0074]LD、LD1 引线
[0075]LF引线框架
[0076]L0D 负载
[0077]M1、M2、M1A、M2A 布线
[0078]M1S1、M1S2、M2S1、M2S2 源极布线
[0079]MR封固部
[0080]MRa上表面
[0081]MRb下表面
[0082]MRcl、MRc2、MRc3、MRc4 侧面
[0083]NH，NH1内部布线
[0084]Pl、Pla、Plb、Plc、P2、P2a、P2c 焊盘电极
[0085]Plal、Pla2、Pla3、Pla4、Pla5、Pla6 焊盘电极
[0086]Plbl、Plb2、Plb3、Plb4、Plb5、Plb6 焊盘电极
[0087]P1S源极用焊盘电极
[0088]PKG、PKG1、PKG101 半导体器件
[0089]Q1 功率 M0SFET
[0090]Q2 感测 MOSFET (sense M0SFET)
[0091]REG调节器
[0092]RG1功率MOSFET形成区域
[0093]RG2感测MOSFET形成区域
[0094]RG3 区域
[0095]RG4控制电路形成区域
[0096]SD1、SD2、SD3、SD4、SD5、SD6、SD7、SD8 边
[0097]SR密封环
[0098]SR1、SRla、SR2、SR2a 金属图案
[0099]TE1、TE2、TE3、TE4、TE5 端子
[0100]TL悬空引线
[0101]YG 箭头
【具体实施方式】
[0102]在以下的实施方式中，为了方便，必要时分成多个章节段落或实施方式说明，但除了特别明示的情况以外，它们相互不是没有关系的，而是一方是另一方的一部分或全部的变形例、详细、补充说明等的关系。另外，在以下的实施方式中，在提到要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况及从原理上明确地被限定于特定数的情况等以外，不限于该特定数，既可以是特定数以上也可以是特定数以下。而且，在以下的实施方式中，除了特别明示的情况及从原理上明确是必须的情况等以外，该结构要素(还包含要素步骤等)不一定是必须的。同样地，在以下的实施方式中，提到结构要素等的形状、位置关系等时，除了特别明示的情况及从原理上明确不成立的情况等以外，实质上包含与其形状等近似或类似的形状等。关于上述数值及范围也是同样的。
[0103]以下，基于附图详细说明实施方式。此外，在用于说明实施方式的所有附图中，对于具有同一功能的部件标注同一附图标记，并省略其重复说明。另外，在以下的实施方式中，除了特别需要以外，原则上不重复同一或同样的部分的说明。
[0104]另外，在实施方式所使用的附图中，即便是剖视图，为了容易观察附图，有时也省略剖面线。另外，即便是俯视图，为了容易观察附图，有时也附加剖面线。
[0105](实施方式)
[0106]参照【附图说明】本发明的一实施方式的半导体器件。
[0107]<关于半导体器件(半导体封装)的构造>
[0108]图1是本发明的一实施方式的半导体器件PKG的俯视图，图2?图4是半导体器件PKG的俯视透视图(平面透视图)，图5是半导体器件PKG的仰视图(背面图)，图6?图8是半导体器件PKG的剖视图。在图2中，示出了在透视封固部MR时的半导体器件PKG的上表面侧的俯视透视图。另外，图3是表示图2中进一步透视(省略)导线BW时的半导体器件PKG的上表面侧的俯视透视图。另外，图4是表示图3中进一步透视(省略)半导体芯片CP1、CP2时的半导体器件PKG的上表面侧的俯视透视图。此外，在图1?图4中，半导体器件PKG的朝向相同。另外，在图2?图4中，用虚线表不封固部MR的外周的位置。另外，在图1、图2及图5的A-A线的位置处的半导体器件PKG的剖面与图6大致对应，在图1、图2及图5的B-B线的位置处的半导体器件PKG的剖面与图7大致对应，在图1、图2及图5的C-C线的位置处的半导体器件PKG的剖面与图8大致对应。另外，图9是放大图2的一部分的局部放大俯视透视图。另外，在图3中，用双点划线表示半导体芯片CP1的边SD3的延长线ES。
[0109]图1?图9所示的本实施方式的半导体器件(半导体封装)PKG是树脂封固型的半导体封装形态的半导体器件，这里是QFP (Quad Flat Package:方型扁平式封装)形态的半导体器件。以下，参照图1?图9说明半导体器件PKG的结构。
[0110]图1?图9所示的本实施方式的半导体器件PKG具有:半导体芯片CP1、CP2 ;搭载半导体芯片CP1、CP2的芯片焊盘DP ;由导电体形成的多个引线LD ；电连接半导体芯片CP1、CP2的多个焊盘电极P1、P2与多个引线LD的多个导线BW ;和封固它们的封固部MR。
[0111]作为封固体的封固部(封固树脂部，封固体)MR由例如热固化性树脂材料等的树脂材料等形成，还能够包含填料等。例如，能够使用含有填料的环氧树脂等形成封固部MR。除了环氧类的树脂以外，从实现低应力化等的理由出发，作为封固部MR的材料也可以使用例如添加了苯酚固化剂、硅橡胶及填料等的联苯类的热固化性树脂。
[0112]封固部MR具有作为一个主面的上表面(表面)MRa、作为与上表面MRa相反侧的主面的下表面(背面、底面)MRb、以及与上表面MRa及下表面MRb交叉的侧面MRcl、MRc2、MRc3、MRc4(参照图1及图5?图8)。S卩，封固部MR的外观成为由上表面MRa、下表面MRb及侧面MRc 1、MRc2、MRc3、MRc4包围的薄板状。此外，俯视时，也能够将封固部MR的各侧面MRcl、MRc2、MRc3、MRc4 视为封固部 MR 的边。
[0113]封固部MR的上表面MRa及下表面MRb的平面形状形成为例如矩形状，在该矩形(平面矩形)的角部带圆角。另外，还能够切掉该矩形(平面矩形)的4个角中的任意的角。在封固部MR的上表面MRa及下表面MRb的平面形状为矩形的情况下，封固部MR的与其厚度交叉的平面形状(外形形状)成为矩形(四边形)。封固部MR的侧面MRcl、MRc2、MRc3、MRc4中的侧面MRcl和侧面MRc3相互相对，侧面MRc2和侧面MRc4相互相对，侧面MRcl和侧面MRc2、MRc4相互交叉，侧面MRc3和侧面MRc2、MRc4相互交叉。
[0114]多个引线(引线部)LD由导电体构成，优选由铜(Cu)或铜合金等的金属材料形成。多个引线LD的各自的一部分被封固在封固部MR内，另一部分从封固部MR的侧面向封固部MR的外部突出。以下，将引线LD中的位于封固部MR内的部分称为内引线部，将引线LD中的位于封固部MR外的部分称为外引线部。
[0115]此外，本实施方式的半导体器件PKG是各引线LD的一部分(外引线部)从封固部MR的侧面突出的构造，以下，基于该构造进行说明，但不限于该构造，也可以采用例如各引线LD几乎不从封固部MR的侧面突出、且各引线LD的一部分在封固部MR的下表面MRb露出的结构(QFN型的结构)等。
[0116]多个引线LD由配置在封固部MR的侧面MRcl侧的多个引线LD、配置在封固部MR的侧面MRc2侧的多个引线LD、配置在封固部MR的侧面MRc3侧的多个引线LD以及配置在封固部MR的侧面MRc4侧的多个引线LD构成。
[0117]配置在封固部MR的侧面MRcl侧的多个引线LD的各外引线部从封固部MR的侧面MRcl向封固部MR外突出。另外，配置在封固部MR的侧面MRc2侧的多个引线LD的各外引线部从封固部MR的侧面MRc2向封固部MR外突出。另外，配置在封固部MR的侧面MRc3侧的多个引线LD的各外引线部从封固部MR的侧面MRc3向封固部MR外突出。另外，配置在封固部MR的侧面MRc4侧的多个引线LD的各外引线部从封固部MR的侧面MRc4向封固部MR外突出。
[0118]各引线LD的外引线部以使外引线部的端部附近的下表面位于与封固部MR的下表面MRb大致同一平面上的方式被弯折加工。引线LD的外引线部作为半导体器件PKG的外部连接用端子部(外部端子)发挥功能。
[0119]芯片焊盘(芯片搭载部、下垫板)DP是搭载半导体芯片CP1及半导体芯片CP2的芯片搭载部。芯片焊盘DP的平面形状形成为例如矩形状。半导体芯片CP1和半导体芯片CP2并列地配置在芯片焊盘DP上，封固部MR封固芯片焊盘DP的一部分，多个引线LD配置在芯片焊盘DP的周围。
[0120]芯片焊盘DP具有:靠侧面MRcl侧的边(侧面)DPI ;靠侧面MRc2侧的边(侧面)DP2 ;靠侧面MRc3侧的边(侧面)DP3 ;靠侧面MRc4侧的边(侧面)DP4(参照图1、图3及图4)。芯片焊盘DP的边(侧面)DPI是沿着封固部MR的侧面MRcl的边(侧面)，芯片焊盘DP的边(侧面)DP2是沿着封固部MR的侧面MRc2的边(侧面)，芯片焊盘DP的边(侧面)DP3是沿着封固部MR的侧面MRc3的边(侧面)，芯片焊盘DP的边(侧面)DP4是沿着封固部MR的侧面MRc4的边(侧面)。
[0121]配置在封固部MR的侧面MRcl侧的多个引线LD沿着芯片焊盘DP的边(侧面)DP1配置(排列)，配置在封固部MR的侧面MRc2侧的多个引线LD沿着芯片焊盘DP的边(侧面)DP2配置(排列)。另外，配置在封固部MR的侧面MRc3侧的多个引线LD沿着芯片焊盘DP的边(侧面)DP3配置(排列)，配置在封固部MR的侧面MRc4侧的多个引线LD沿着芯片焊盘DP的边(侧面)DP4配置(排列)。
[0122]S卩，在芯片焊盘DP的边(侧面)DPI和封固部MR的侧面MRcl之间，沿着封固部MR的侧面MRcl配置(排列)有多个引线LD(的内引线部)，在芯片焊盘DP的边(侧面)DP2和封固部MR的侧面MRc2之间，沿着封固部MR的侧面MRc2配置(排列)有多个引线LD (的内引线部)。另外，在芯片焊盘DP的边(侧面)DP3和封固部MR的侧面MRc3之间，沿着封固部MR的侧面MRc3配置(排列)有多个引线LD (的内引线部)，在芯片焊盘DP的边(侧面)DP4和封固部MR的侧面MRc4之间，沿着封固部MR的侧面MRc4配置(排列)有多个引线LD(的内引线部)。
[0123]在封固部MR的下表面MRb上，芯片焊盘DP的下表面(背面)露出。在封固部MR的上表面MRa上，芯片焊盘DP不露出。
[0124]芯片焊盘DP由导电体构成，优选由铜(Cu)或铜合金等的金属材料形成。更优选构成半导体器件PKG的芯片焊盘DP及多个引线LD由相同的材料(相同的金属材料)形成。由此，变得易于制作连结有芯片焊盘DP及多个引线LD的引线框架，使得利用了引线框架的半导体器件PKG的制造变得容易。
[0125]在构成芯片焊盘DP的平面形状的矩形的四角，分别一体地形成有悬空引线TL。各悬空引线TL通过与芯片焊盘DP相同的材料与芯片焊盘DP —体地形成。在芯片焊盘DP的外缘的四角，分别一体地形成有悬空引线TL，各悬空引线TL的与芯片焊盘DP连接的一侧的相反侧的端部在封固部MR内一直延伸而到达平面矩形状的封固部MR的四个角(角部)侧面。在封固部MR形成后，悬空引线TL从封固部MR突出的部分被截断，因截断悬空引线TL而产生的截断面(端面)在封固部MR的四角侧面露出。
[0126]半导体芯片CP1以其表面(主面、上表面)朝上、且其背面(下表面)朝向芯片焊盘DP的状态搭载在芯片焊盘DP的上表面(主面)上(参照图2、图3、图6、图7及图9)。另外，半导体芯片CP2以其表面(主面、上表面)朝上、且其背面(下表面)朝向芯片焊盘DP的状态搭载在芯片焊盘DP的上表面(主面)上(参照图2、图3、图6、图8及图9)。在芯片焊盘DP的上表面上，搭载有半导体芯片CP1的区域和搭载有半导体芯片CP2的区域相互分离，因此，半导体芯片CP1和半导体芯片CP2在俯视时相互分离。
[0127]g卩，半导体芯片CP1和半导体芯片CP2并列地配置在芯片焊盘DP的上表面上。也就是说，半导体芯片CP1和半导体芯片CP2相互不层叠，相互分离且并列地配置在芯片焊盘DP的上表面上。芯片焊盘DP的平面尺寸(平面面积)比半导体芯片CP1、CP2的各平面尺寸(平面面积)大，俯视时，半导体芯片CP1及半导体芯片CP2内包于芯片焊盘DP的上表面，但半导体芯片CP1和半导体芯片CP2不重叠。
[0128]半导体芯片CP1的背面通过接合材料(接合材料层、粘接层)BD1被粘接(接合)并固定在芯片焊盘DP的上表面，半导体芯片CP2的背面通过接合材料(接合材料层、粘接层)BD2被粘接(接合)并固定在芯片焊盘DP的上表面(参照图6?图8)。半导体芯片CP 1、CP2被封固在封固部MR内，不从封固部MR露出。
[0129]在半导体芯片CP1的背面(粘接于芯片焊盘DP侧的主面)形成有背面电极BE (参照图6及图7)。由此，用于粘接半导体芯片CP1的接合材料BD1具有导电性，通过该导电性的接合材料BD1，将半导体芯片CP1的背面电极BE接合并固定在芯片焊盘DP上，并且电连接。由此，能够从芯片焊盘DP经由导电性的接合材料BD1向半导体芯片CP1的背面电极BE供给所期望的电位。半导体芯片CP1的背面电极BE电连接在形成于半导体芯片CP1内的功率MOSFET (与后述的功率M0SFETQ1对应)的漏极。接合材料BD1由例如银(Ag)膏等的导电性膏型的粘接材料或焊料等形成。
[0130]另一方面，在半导体芯片CP2的背面上没有形成背面电极(参照图6及图7)。用于粘接半导体芯片CP2的接合材料BD2优选具有绝缘性。S卩，接合材料BD2优选由绝缘性的粘接材料形成。由此，芯片焊盘DP和半导体芯片CP2通过绝缘性的接合材料BD2被绝缘，从芯片焊盘DP经由导电性的接合材料BD1供给到半导体芯片CP1的背面电极BE的电位不被供给到半导体芯片CP2的背面。
[0131]芯