具有高阈值电压和低导通电阻的常关型iii族氮化物晶体管的制作方法
【专利说明】具有高阈值电压和低导通电阻的常关型111族氮化物晶体管
[0001]相关申请的交叉引用
[0002]本申请涉及于2012年4月25日提交的美国专利申请号13/456，039，该申请整体地并入本文。本申请还涉及于2013年9月30日提交的美国专利申请号14/041,667并要求其优先权，该申请整体地并入本文。
技术领域
[0003]本公开涉及III族氮化物场效应晶体管(FETs)且具体地涉及常关型(normally-off)FETο
【背景技术】
[0004]对于高速和高功率应用来说，III族氮化物晶体管是很有希望的，所述高速和高功率应用诸如电源开关，除了其他应用以外，其可用于电机驱动器和电源。这些应用中的许多需要晶体管以常关模式操作。常关模式操作可通过许多方式来实现，但典型地要以较高的导通电阻和较低的输出电流为代价。
[0005]于2012年4月25日提交的美国专利申请号13/456,039描述了一种常关型III族氮化物场效应晶体管以及制备常关型FET的方法。
[0006]所需要的是常关型FET，其在导通电阻方面具有最小的代价。具体所期望的是高阈值电压，优选地大于I伏特，低导通电阻，对于具有大于600V击穿电压的器件来说优选地小于20ohm-mm，以及在阈值电压和导通电阻方面的优异均一性，所述均一性具有优选小于10%的标准差。本公开的实施方案回答了这些和其他的需求。
【发明内容】
[0007]在本文公开的第一个实施方案中，一种III族氮化物晶体管包括III族氮化物沟道层、在沟道层上方的势皇层、在势皇层的顶部上的介电层、接触沟道层的源极、接触沟道层的漏极、延伸通过介电层和势皇层并且其底部位于沟道层内的栅极沟槽、内衬栅极沟槽并在介电层上方延伸的栅极绝缘体，和在栅极沟槽中并部分地朝向源极和漏极延伸以形成集成的栅场板的栅极，所述势皇层具有1-10纳米的厚度，其中沟道层和势皇层的界面与栅极沟槽的底部之间的距离大于Onm且小于或等于5nm。
[0008]在本文公开的另一个实施方案中，一种III族氮化物晶体管，包括:111族氮化物沟道层;在所述沟道层上方的势皇层;在所述势皇层的顶部上的介电层;接触所述沟道层的源极;接触所述沟道层的漏极;延伸通过所述介电层和势皇层并且具有位于所述沟道层内的底部的栅极沟槽；内衬所述栅极沟槽并在所述介电层上方延伸的栅极绝缘体，所述栅极绝缘体包括在所述栅极沟槽的底部处的单晶AlN层、在所述单晶AlN层上的多晶AlN层、和在所述多晶AlN层上的包含A1203、A10N或SiN的绝缘层;和在所述栅极沟槽中并部分地朝向所述源极和所述漏极延伸以形成集成的栅场板的栅极。
[0009]在本文公开的又一个实施方案中，一种制造III族氮化物晶体管的方法，包括:形成III族氮化物沟道层；形成在所述沟道层上方的势皇层，所述势皇层具有1-10纳米的厚度;形成在所述势皇层的顶部上的介电层;形成接触所述沟道层的源极;形成接触所述沟道层的漏极;形成延伸通过所述介电层和势皇层并且具有位于所述沟道层内的底部的栅极沟槽使得所述沟道层和所述势皇层的界面与所述栅极沟槽的底部之间的距离为大于O纳米且小于或等于5纳米;形成内衬所述栅极沟槽并在所述介电层上方延伸的栅极绝缘体;和形成在所述栅极沟槽中并部分地朝向所述源极和所述漏极延伸以形成集成的栅场板的栅极。
[0010]在本文公开的再又一个实施方案中，一种制造III族氮化物晶体管的方法，包括:形成III族氮化物沟道层;形成在所述沟道层上方的势皇层;形成在所述势皇层的顶部上的介电层;形成接触所述沟道层的源极;形成接触所述沟道层的漏极;形成延伸通过所述介电层和势皇层并且具有位于所述沟道层内的底部的栅极沟槽;形成内衬所述栅极沟槽并在所述介电层上方延伸的栅极绝缘体，所述栅极绝缘体包括在所述栅极沟槽的底部处的单晶AlN层、在所述单晶AlN层上的多晶AlN层、和在所述多晶AlN层上的包含AL203、A10N或SiN的绝缘层;和在所述栅极沟槽中并部分地朝向所述源极和所述漏极延伸以形成集成的栅场板的栅极。
[0011]从后面的【具体实施方式】和附图中，这些和其他特征以及优势将变得进一步显而易见。在附图和说明书中，数字指示各种特征，在整个附图和说明书中相同的数字指代相同的特征。
【附图说明】
[0012]图1显示根据本公开的III族氮化物场效应晶体管的图解；
[0013]图2显示制造根据本公开的III族氮化物场效应晶体管的工艺流程;和
[0014]图3A-3C显示根据本公开的III族氮化物场效应晶体管的典型电流-电压曲线的图。
【具体实施方式】
[0015]在下面的描述中，给出大量具体的细节以清楚地描述本文公开的各种具体的实施方案。然而，本领域技术人员将理解在此要求保护的发明可以在不需要下面所讨论的所有具体细节的情况下实施。在其他情况下，没有描述公知的特征以便不使本发明难以理解。
[0016]图1显示了根据本公开的FETlO的器件结构的立体剖面图。FET具有在基板12上形成的缓冲层14。沟道层16在缓冲层14上形成和势皇层18在沟道层16上形成。
[0017]基板12材料可以是硅(Si)、碳化硅(SiC)、蓝宝石、氮化镓(GaN)或氮化铝(AlN)。
[0018]缓冲层14可以是通过化学气相沉积或分子束外延在基板12上生长的III族氮化物材料的堆叠。
[0019]沟道层16可以是通过化学气相沉积或分子束外延在缓冲层14上生长的III族氮化物材料，诸如GaN。
[0020]典型地，沟道层16是厚度范围为5纳米至几微米的未掺杂的GaN层。
[0021]势皇层18可以为1-10纳米厚并且可以典型地为仅5nm厚。势皇层18可以是AlGaN，具有25%A1成分。
[0022]介电层26在势皇层18的顶部上形成，并且可以是SiN并且具有10-200纳米的厚度，并且可以典型地为10nm厚。介电层26可以通过MOCVD和LPCVD沉积。
[0023]源极20和漏极22与沟道层16接触并且通过介电层26和势皇层18延伸。源极20和漏极22在沟道层16的对侧端部上。
[0024]如在图2步骤3中所见，形成栅极沟槽32通过介电层26和势皇层18。栅极沟槽32的底部位于沟道层16内，并且在势皇层18的下方延伸并且进入到沟道层16中达垂直距离d30。此距离d 30在势皇层和沟道层界面34与栅极沟槽32的底部36之间，并且典型地为0-5纳米(nm)。对于常关操作，距离d 30需要大于Onm，并且需要尽可能小以便最小化导通电阻。
[0025]栅极绝缘体28在栅极沟槽32中和在电介质26上方形成。栅极绝缘体28可以包括下列的堆叠:在栅极沟槽32的底部处的单晶AlN层，其为至多2nm厚并且典型地为Inm厚;在单晶AlN层上的多晶AlN层，其为5nm-50nm厚并且典型地为25nm厚;和在多晶AlN层上形成的绝缘层，诸如AL2O3、AlON或SiN，其为lnm_50nm厚并且典型地为5nm厚。
[0026]单晶AlN优选地在大于600C且小于IlOOC的温度下生长。生长单晶AlN的优选温度为900C。多晶AlN优选在大于300C且小于900C的温度下生长，且优选温度为600C。
[0027]栅极绝缘体28堆叠使得FET10成为常关型FET。在正栅偏置下，FET具有非常低的栅极漏，并且在栅极绝缘体18和沟道层16之间的界面处形成高迀移率电子通道。
[0028]栅极绝缘体堆叠28的单晶AlN层为沟道层16中的电子传输提供高质量界面，而不会导致二维电子气(2DEG)在沟道中的积累。此外，单晶AlN层提供了能障以防止电子俘获进入到多晶AlN层中。
[0029]多晶AlN层是支持栅偏置的主要层，并且氧化的AlN层充当对通过多晶AlN层的晶界的漏电路径的阻挡层。
[0030]栅极绝缘体在电介质26的上方形成并且延伸到源极20和漏极22。
[0031]栅极24在栅极沟槽32中栅极绝缘体28的上方形成，并且可以部分地朝向源极20以及部分地朝向漏极22延伸以形成集成的栅场板。
[0032]控制栅极沟槽32的深度实现了常关操作，同时使与势皇层/沟道层界面和栅极沟槽32的底部之间的垂直距离相关的电阻分量最小化。如上所讨论的，对于常关操作，距离d30需要大于Onm，并且需要尽