鳍式场效应管及其形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及一种鳍式场效应管及其形成方法。
【背景技术】
[0002]随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管(Fin FET)作为一种多栅器件得到了广泛的关注。鳍式场效应晶体管能够有效改善晶体管的短沟道效应，提高器件的性能。
[0003]现有技术的一种鳍式场效应晶体管包括:半导体衬底，所述半导体衬底上形成有凸出的鳍部，鳍部一般是通过对半导体衬底刻蚀后得到的；介质层，覆盖所述半导体衬底的表面以及鳍部的侧壁的一部分；栅极结构，横跨在所述鳍部上，覆盖所述鳍部的部分顶部和侧壁，栅极结构包括栅介质层和位于栅介质层上的栅电极。对于鳍式场效应晶体管，鳍部的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
[0004]然而，现有技术形成的鳍式场效应管的电学性能有待提高。
【发明内容】
[0005]本发明解决的问题是提供一种鳍式场效应管及其形成方法，提高鳍式场效应管的沟道区载流子迁移率，降低鳍式场效应管的穿通漏电流，优化鳍式场效应管的电学性能。
[0006]为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括:提供基底；形成覆盖基底的锗锡硅层、以及覆盖锗锡硅层的半导体层，且半导体层材料的晶格常数大于锗锡硅层材料的晶格常数，所述基底、锗锡硅层以及半导体层包括依次排列的第一区域、第二区域和第三区域；刻蚀所述第二区域的半导体层以及部分厚度的锗锡硅层，在所述第二区域形成若干分立的鳍部，所述鳍部包括第一部分鳍部以及位于第一部分鳍部表面的第二部分鳍部，第一部分鳍部材料与锗锡硅层材料相同，第二部分鳍部材料与半导体层材料相同，且相邻鳍部之间的排列方向与第一区域、第二区域和第三区域之间的排列方向相互垂直；形成横跨所述鳍部的栅极结构，且所述栅极结构覆盖鳍部的顶部和侧壁；在所述第一区域和第三区域的半导体层以及锗锡硅层内形成掺杂区。
[0007]可选的，所述基底的材料为硅；所述半导体层的材料为锗或锡锗。可选的，形成的鳍式场效应管为NMOS器件时，所述半导体层的材料为锗；形成的鳍式场效应管为PMOS器件时，所述半导体层的材料为锡锗。可选的，在形成覆盖基底的锗锡硅层之前，在所述基底表面形成缓冲锗层；采用外延工艺形成缓冲锗层、锗锡硅层以及半导体层。可选的，所述锗锡硅层中，锗的原子百分比为50%至70%，锡的原子百分比为5%至10% ;所述半导体层的材料为锡锗时，半导体层中锡的原子百分比为2%至10%。可选的，形成所述若干分立的鳍部的工艺步骤包括:在所述第二区域的半导体层表面形成若干分立的掩膜层；以所述第二区域的掩膜层为掩膜，刻蚀所述半导体层以及部分厚度的锗锡硅层以形成若干分立的鳍部。可选的，所述若干分立的掩膜层还位于第一区域和第三区域的半导体层表面；在所述第二区域的半导体层表面以及掩膜层表面形成伪栅；在所述第一区域和第三区域的半导体层表面以及掩膜层表面形成介质层，所述介质层顶部与伪栅顶部齐平；去除所述伪栅，暴露出第二区域的半导体层表面以及掩膜层表面。可选的，所述伪栅的材料为无定形碳或含硅的抗反射材料；在形成所述伪栅之后，还包括步骤:在所述伪栅侧壁表面形成第一侧墙；在形成所述鳍部之后，还包括步骤:在刻蚀后的半导体层侧壁表面以及锗锡硅层侧壁表面形成第二侧墙。
[0008]相应的，本发明提供一种鳍式场效应管，包括:基底，所述基底包括依次排列的第一区域、第二区域和第三区域；位于所述第一区域和第三区域基底表面的锗锡硅层、以及位于锗锡硅层表面的半导体层，且半导体层材料的晶格常数大于锗锡硅层材料的晶格常数；位于所述第二区域基底表面的锗锡硅层，且第二区域的锗锡硅层的厚度小于第一区域和第三区域的锗锡硅层的厚度；位于所述第二区域锗锡硅层表面的若干分立的鳍部，所述鳍部包括第一部分以及位于第一部分鳍部表面的第二部分鳍部，第一部分鳍部材料与锗锡硅层材料相同，第二部分鳍部材料与半导体层材料相同；横跨所述鳍部的栅极结构，且所述栅极结构覆盖鳍部的顶部和侧壁；位于第一区域和第三区域的半导体层以及锗锡硅层内的掺杂区。
[0009]可选的，所述基底与锗锡硅层之间具有缓冲锗层；所述半导体层的材料为锗或锡锗。可选的，所述锗锡硅层中，锗的原子百分比为50%至70%，锡的原子百分比为5%至10% ;所述半导体层的材料为锡锗时，半导体层中锡的原子百分比为2%至10%。可选的，还包括:位于第一区域和第三区域的半导体层表面的介质层，所述介质层顶部与栅极结构顶部齐平。
[0010]本发明还提供一种鳍式场效应管的形成方法，包括:提供基底，所述基底包括依次排列的第一区域、第二区域和第三区域；刻蚀所述第二区域的部分厚度的基底，在所述第二区域形成若干分立的鳍部，且相邻鳍部之间的排列方向与第一区域、第二区域和第三区域之间的排列方向相互垂直；形成覆盖于所述鳍部部分侧壁表面、以及第二区域基底表面的第一栅极，所述第一栅极捕获部分鳍部内的载流子；形成横跨所述鳍部的第二栅极，所述第二栅极位于第一栅极表面、且覆盖鳍部的顶部和侧壁；在所述第一区域和第三区域的基底内形成掺杂区。
[0011]可选的，所述第一栅极的材料为多晶娃、P型掺杂的多晶娃或金属材料，其中，金属材料的功函数为4.9ev至5.9ev ;所述在形成所述第一栅极之前，还包括步骤:形成覆盖于鳍部顶部和侧壁的栅介质层；在所述栅介质层表面形成盖层。可选的，所述盖层的材料为TiN或TaN ;所述第一栅极的厚度为10纳米至50纳米；所述第二栅极的材料为Cu、Al、W、Pt、Ag或Au。可选的，形成所述第一栅极的工艺步骤包括:形成覆盖于所述栅介质层的第一栅极膜；回刻蚀所述第一栅极膜，刻蚀去除位于鳍部顶部上的第一栅极膜、以及位于剩余基底上的部分厚度的第一栅极膜，形成第一栅极，所述第一栅极顶部表面低于鳍部顶部表面。可选的，形成所述若干分立鳍部的工艺步骤包括:在所述第一区域、第二区域和第三区域的基底表面形成若干分立的掩膜层；在形成所述掩膜层之后、形成鳍部之前，还包括步骤:在所述第二区域的基底以及掩膜层表面形成伪栅；在所述第一区域和第三区域的基底表面以及掩膜层表面形成介质层，所述介质层顶部与伪栅顶部齐平；去除所述伪栅，暴露出第二区域的基底以及掩膜层表面；以所述第二区域的掩膜层为掩膜，刻蚀部分厚度的基底以形成若干分立的鳍部。
[0012]相应的，本发明还提供一种鳍式场效应管，包括:基底，所述基底包括依次排列的第一区域、第二区域和第三区域，且第一区域和第三区域的基底顶部高于第二区域的基底顶部；位于所述第二区域的基底表面的若干分立的鳍部，且相邻鳍部之间的排列方向与第一区域、第二区域和第三区域之间的排列方向相互垂直；位于所述鳍部的部分侧壁表面、以及第二区域基底表面的第一栅极，所述第一栅极捕获部分鳍部内的载流子；横跨所述鳍部的第二栅极，所述第二栅极位于第一栅极表面、且覆盖鳍部的顶部和侧壁；位于第一区域和第三区域的基底内的掺杂区。
[0013]可选的，所述第一栅极的材料为多晶娃、P型掺杂的多晶娃或金属材料，其中，金属材料的功函数为4.9ev至5.9ev ;所述鳍部的顶部和侧壁表面具有栅介质层；所述栅介质层表面具有盖层。可选的，所述第一栅极的厚度为10纳米至50纳米。
[0014]与现有技术相比，本发明的技术方案具有以下优点:
[0015]本发明提供一种鳍式场效应管的形成方法，形成覆盖基底的锗锡硅层以及覆盖锗锡硅层的半导体层，且半导体层材料的晶格常数大于锗锡硅层材料的晶格常数，因此在所述锗锡硅层表面形成的半导体层具有压应力；当刻蚀第二区域的半导体层以及部分厚度的锗锡硅层以形成鳍部后，所述鳍部包括第一部分鳍部以及位于第一部分鳍部表面的第二部分鳍部，所述第二部分鳍部内部的压应力得到增强，因此当形成的鳍式场效应管为PMOS器件时，所述鳍式场效应管的沟道区载流子迁移率增加，优化鳍式场效应管的电学性能。同时，由于锗锡娃层材料的带隙相对较大，对于NMOS器件和PMOS器件而言,均有利于降低鳍式场效应管的寄生漏电流。并且，由于第一区域和第三区域的半导体层未经历刻蚀工艺，使得掺杂区具有良好的表面形貌，有利于在掺杂区表面形成高质量的导电插塞。
[0016]进一步，形成的鳍式场效应管为NMOS器件时，半导体层的材料为锗，电子在锗材料中具有较大的迁移率；形成的鳍式场效应管为PMOS器件时，半导体层的材料为锡锗，空穴在锡锗材料中具有较大的迁移率。因此能够有效的提高NMOS器件和PMOS器件的电学性倉泛。
[0017]更进一步，在形成锗锡硅层之前，在基底表面形成缓冲锗层，所述缓冲锗层材料的晶格常数位于硅和锗锡硅的晶格常数之间，避免层与层之间晶格常数突变造成的不良影响。
[0018]本发明还提供一种结构性能优越的鳍式场效应管，第二区域锗锡硅层表面具有若干分立的鳍部，所述鳍部包括第一部分鳍部以及位于第一部分鳍部表面的第二部分鳍部，第一部分鳍部材料与锗锡硅层材料相同，第二部分鳍部材料与半导体层材料相同，且半导体层材料的晶格常数大于锗锡硅层材料的晶格常数，因此第二部分鳍部内部具有较大的压应力，从而有利于提高鳍式场效应管的沟道区载流子迁移。同时，由于第二区域锗锡硅层具有相对较大的带隙，有利于抑制鳍式场效应管内的寄生漏电流。
[0019]本发明还提供一种鳍式场效应管的形成方法，刻蚀第二区域部分厚度