03表面以及掩膜层104表面形成介质层107，所述介质层107顶部与伪栅105顶部齐平。
[0046]所述介质层107的材料为氧化硅、氮化硅或氮氧化硅，且介质层107与掩膜层104的材料之间具有刻蚀选择性。本实施例中，所述掩膜层104的材料为氮化硅，介质层107的材料为氧化硅或氮氧化硅。在其他实施例中掩膜层的材料为氧化硅时，介质层的材料可以为氮化硅或氮氧化硅。
[0047]所述介质层107位于第一区域I和第三区III的掺杂区表面，防止后续的刻蚀工艺对所述掺杂区表面造成刻蚀损伤，使得掺杂区表面具有良好的形貌；并且，后续在刻蚀去除伪栅105后，相邻介质层107之间的第二区域II的半导体层103表面以及掩膜层104表面被暴露出来，以便进行后续形成鳍部以及栅极结构的工艺步骤。
[0048]在其他实施例中，也可以在形成介质层之后，对第一区域和第三区域的半导体层和锗锡硅层进行掺杂，以形成掺杂区。
[0049]请参考图4，图4与图3为沿同一方向的剖面结构示意图，去除所述伪栅105 (如图3所示)，暴露出第二区域II的半导体层103表面以及掩膜层104表面。
[0050]去除所述伪栅105，为形成鳍部做准备；并且第一区域I和第三区域III的半导体层103被介质层107所覆盖，从而防止在后续的刻蚀工艺对掺杂区造成刻蚀损伤。本实施例中，所述伪栅105的材料为无定形碳，采用灰化工艺或湿法刻蚀工艺中的一种或两种，去除所述伪栅105。
[0051]请参考图5至图7，图5为俯视图，图6为图5沿AAl方向的剖面结构示意图，图7为图5为BBl方向的剖面结构示意图，AAl方向与BBl方向相互平行，以所述第二区域II的掩膜层104为掩膜，刻蚀所述第二区域II的半导体层103以及部分厚度的锗锡硅层102，在所述第二区域II基底100上形成若干分立的鳍部。
[0052]采用干法刻蚀工艺形成所述鳍部，且鳍部的底部位于第二区域II的锗锡硅层102内。所述鳍部包括第一部分鳍部118以及位于第一部分鳍部118表面的第二部分鳍部128，其中，所述第一部分鳍部118与锗锡硅层102材料相同，第二部分鳍部128与半导体层103材料相同，具体的，位于PMOS区域V的第二部分鳍部128的材料与半导体层103b材料相同，位于NMOS区域IV的第二部分鳍部128的材料与半导体层103a材料相同。
[0053]相邻鳍部之间的排列方向与第一区域1、第二区域II和第三区域III之间的排列方向相互垂直。所述鳍部的侧壁与基底100表面之间的夹角为75°至90°，即鳍部的顶部尺寸与小于等于鳍部的底部尺寸。
[0054]对于PMOS区域V而言，鳍部为刻蚀半导体层103b以及部分厚度的锗锡硅层102后形成的，在刻蚀形成鳍部之前，半导体层103b内部具有压应力，在形成所述鳍部之后，由于PMOS区域V的部分厚度的锗锡硅层102被刻蚀去除，因此鳍部内部具有的压应力得到增强，从而有利于进一步提高PMOS器件的空穴迁移率。对于NMOS区域IV而言，第二部分鳍部128的材料为锗，为此NMOS器件的部分沟道区材料为锗，NMOS器件的沟道区内的电子迁移率较大。
[0055]由于受到刻蚀工艺的限制，使得形成的鳍部侧壁表面具有一定的线宽粗糙度(LffR, Line Width Roughness),为此本实施例在形成鳍部之后,还包括步骤:对所述鳍部侧壁表面进行修复刻蚀处理，以减小鳍部侧壁表面的线宽粗糙度。
[0056]请参考图8，图8与图7为沿同一方向的剖面结构示意图，在刻蚀后的半导体层103以及锗锡硅层102侧壁表面形成第二侧墙109。
[0057]所述第二侧墙109与第一侧墙106作为后续形成的栅极结构侧壁表面的侧墙。所述第二侧墙109的材料为氧化硅、氮化硅、氮氧化硅或掺碳氮化硅，所述第二侧墙109为单层结构或叠层结构。本实施例以所述第二侧墙109的材料为氮化硅为例做示范性说明。本实施例中，为了保证鳍部与后续形成的栅极结构具有较大的接触面积，在形成第二侧墙109后，鳍部的侧壁表面未被第二侧墙109覆盖，即所述鳍部的侧壁表面被暴露出来。
[0058]本实施例中所述第二侧墙109仅位于刻蚀后的锗锡硅层102以及半导体层103侧壁表面，在其他实施例中第二侧墙还可以覆盖于部分第一侧墙侧壁表面。
[0059]在形成所述第二侧墙109之后，刻蚀去除所述掩膜层104 (如图5及图6所示)。本实施例采用湿法刻蚀工艺刻蚀去除所述掩膜层104，所述掩膜层104的材料为氮化硅，湿法刻蚀工艺的刻蚀液体为磷酸溶液。
[0060]请参考图9及图11，图9为俯视图，图10为图9沿AAl方向的剖面结构示意图，图11为图9沿BBl方向的剖面结构示意图，形成横跨所述鳍部的栅极结构，且所述栅极结构覆盖鳍部的顶部和侧壁。
[0061]本实施例以形成的鳍式场效应管为CMOS器件为例，形成的栅极结构包括:横跨NMOS区域IV的鳍部的第一栅极结构111、以及横跨PMOS区域V的鳍部108的第二栅极结构112，所述第一栅极结构111顶部表面与介质层107顶部表面齐平，所述第二栅极结构112顶部表面与介质层107顶部表面齐平。
[0062]所述第一栅极结构111包括:覆盖NMOS区域IV的鳍部顶部和侧壁的第一栅介质层、以及位于第一栅介质层表面且填充满NMOS区域IV凹槽的第一栅极。所述第一栅介质层的材料为氧化硅、氮化硅或高k介质材料；所述第一栅极的材料为多晶硅、Al、W、Cu、N1、Ag、Au、TiN、TaN、Ti或Ta中的一种或组合。在所述第一栅介质层和第一栅极之间还可以形成第一功函数层，所述第一功函数层为N型功函数层，所述第一功函数层的材料包括TixAl 1-x (0〈χ〈1)、T1、Al、TaAl 中的一种或多种。
[0063]所述第二栅极结构112包括:覆盖第五区域V的鳍部顶部和侧壁的第二栅介质层、以及位于第二栅介质层表面且填充满第五区域V凹槽的第二栅极。所述第二栅介质层的材料为氧化硅、氮化硅或高k介质材料；所述第二栅极的材料为多晶硅、Al、W、Cu、N1、Ag、Au、TiN, TaN, Ti或Ta中的一种或组合。在所述第二栅介质层和第二栅极之间还可以形成第二功函数层，所述第二功函数层为P型功函数层，所述第二功函数层的材料包括TixNl-x (0〈x〈l)、TaC, MoN、TaN 中的一种或多种。
[0064]所述高k 介质材料包括 LaO、A10、BaZrO, HfZrO, HfZrON, HfLaO, HfS1, HfS1N,LaS1, AlS1, HfTaO, HfT1, (Ba, Sr) T13 (简称 BST)、Al2O3' Si3N4' S1N 中的一种或多种。
[0065]还包括步骤:刻蚀位于第一区域I和第三区域III的介质层107，以形成暴露出掺杂区表面的导电通孔；形成填充满所述导电通孔的导电插塞，所述导电插塞与掺杂区电连接。
[0066]由于本实施例中第一区域I和第三区域III的半导体层103未经历刻蚀工艺，使得第一区域I和第三区域III的半导体层103表面具有良好形貌，即掺杂区表面具有良好形貌，使得形成导电通孔的刻蚀停止位置容易控制，并且避免由于掺杂区表面形貌交差而造成的掺杂区被刻蚀，提高形成的导电插塞的质量，从而进一步提高鳍式场效应管的电学性能。
[0067]相应的，本实施例还提供一种鳍式场效应管，如图9至图11所示，图9为俯视图，图10为图9沿AAl方向的剖面结构示意图，图11为图9沿BBl方向的剖面结构示意图，鳍式场效应管包括:
[0068]基底100，所述基底100包括依次排列的第一区域1、第二区域II和第三区域III ；位于所述第一区域I和第三区域III基底100表面的锗锡硅层102、以及位于锗锡硅层102表面的半导体层，且半导体层103材料的晶格常数大于锗锡硅层102材料的晶格常数；位于所述第二区域II基底200表面的锗锡硅层102，且第二区域II的锗锡硅层102的厚度小于第一区域I和第三区域III的锗锡硅层102的厚度；位于所述第二区域锗锡硅层102表面的若干分立的鳍部，所述鳍部包括第一部分鳍部118以及位于第一部分鳍部118表面的第二部分鳍部128，所述第一部分鳍部118材料与锗锡硅层102材料相同，第二部分鳍部128材料与半导体层103材料相同；横跨所述鳍部的栅极结构，且所述栅极结构覆盖鳍部的顶部和侧壁；位于第一区域I和第三区域的半导体层103以及锗锡硅层102内的掺杂区。
[0069]所述基底100与错锡??圭层102之间具有缓冲错层101 ;所述半导体层的材料为错或锡锗。
[0070]本实施例以鳍式场效应管为CMOS器件为例，基底100包括PMOS区域V和NMOS区域IV，PMOS区域V的半导体层103b的材料为锡锗，NMOS区域IV的半导体层的材料为锗。PMOS区域V的第一部分鳍部118的材料与锗锡硅层102的材料相同，第二部分鳍部128的材料与半导体层103b材料相同；NM0S区域IV的第一部分鳍部118材料与锗锡硅层102材料相同，第二部分鳍部128材料与NMOS区域IV半导体层材料相同。
[0071]所述锗锡硅层102中，锗的原子百分比为50%至70%，锡的原子百分比为5%至10% ;所述半导体层的材料为锡锗时，半导体层中锡的原子百分比为2%至10%。
[0072]所述栅极结构包括:横跨NMOS区域IV的鳍部的第一栅极结构111、以及横跨PMOS区域V的鳍部108的第二栅极结构112。
[0073]还包括:位于第一区域I和第三区域III