漏极和第三NMOS管丽3的漏极连接第一预驱动NMOS管丽I的源级；
[0052]如图3所示，第二 PMOS管MP2的源级和衬底以及第三驱动PMOS管MP3的衬底连接第二电源VDD2，第二 PMOS管MP2的漏极连接第三驱动PMOS管MP3的源级，第三驱动PMOS管MP3的栅极输入MID信号，第三驱动PMOS管MP3的漏极和第四驱动NMOS管MN4的漏极作为该可实现输出高电平转换的输出驱动电路的输出；第四驱动NMOS管MN4的栅极连接第一电源VDDl，第四驱动NMOS管MN4的源级连接第七驱动NMOS管MN7的漏极，第七驱动NMOS管MN7的源级接地；第七驱动NMOS管MN7的栅极连接第七反相器INV7的输出端，第七反相器INV7的输入端连接第六反相器INV6的输出端，第六反相器INV6的输入端连接第五反相器INV5的输出端，第五反相器INV5的输入端连接第十三反相器INV13的输出端，第十三反相器INV13的输入端连接第十二反相器INV12的输出端，第十二反相器INV12的输入端连接输出控制电路T的第二输出端Z2 ；
[0053]如图3所示，第四PMOS管MP4的源级和衬底以及第三PMOS管MP3的衬底连接第二电源VDD2，第四PMOS管MP4的栅极和第四PMOS管MP4的漏极连接第五PMOS管MP5的漏极，第五PMOS管MP5的栅极接地，第五PMOS管MP5的漏极连接第六PMOS管MP6的源级，第六PMOS管MP6的栅极和漏极连接第八NMOS管MN8的栅极和漏极、第七NMOS管MN7的栅极、第六NMOS管MN6的栅极，第八NMOS管MN8的源级连接第七PMOS管MP7的漏极和衬底，第七PMOS管MP7的栅极和源级接地；第六NMOS管MN6的源级和第六NMOS管MN6的漏极相接；第七NMOS管MN7的源级、第九NMOS管MN9的栅极、第八PMOS管MP8的漏极连接并输出MID信号；第八PMOS管MP8的栅极和源级接地；第八PMOS管MP8的衬底连接第九PMOS管MP9的漏极，第九PMOS管MP9的栅极接地，第九PMOS管MP9的衬底和源级连接第一电源VDDlo
[0054]实例中VDDl为2.5V，VDD2为可选的3.3V或2.5V，电路有两种工作状态:高阻态和正常工作状态。
[0055](一)输出电路在高阻工作状态:
[0056]输出控制端OEN为高电平电压2.5V时，输出控制电路T的输出信号Zl和Z2分别输出低电平电压OV和高电平电压2.5V，Zl经BUFl驱动电平移位缓冲电路SHIFT，输出低电平电压MID，驱动PMOS管MPl导通，上拉驱动信号LP被拉至可选的高电平3.3V或2.5V，使得上拉驱动管PMOS管MP2关断。同时，Z2经BUF2和INV5，INV6，INV7组成的反相器链得到LN输出低电平电压0V，下拉驱动管丽5导通关断。电路输出表现为高阻态。
[0057](二)输出电路在正常工作状态:
[0058]输出控制端OEN为低电平电压OV时，输出控制电路T正常输出信号，Zl和Z2响应输入信号D。
[0059](I)当信号D输入低电平电压OV时，Zl经BUFl驱动电平移位缓冲电路SHIFT，钳位输出低电平电压307，值为MID。低压MID信号驱动PMOS管MPl导通，上拉驱动信号LP被拉至高电平3.3V/2.5V, PMOS管MP2关断。此时，由反相器INVl和INV2组成反相器链输出低电平电压0V，NM0S管丽I关闭。并且，上拉驱动信号LP驱动的反相器INV3，INV4输出302高电平电压2.5V，使得NMOS管丽2导通，节点303处的寄生电容电荷通过丽2快速放电至低电平电压0V。同时低电平电压Z2经BUF2和反相器INV5，INV6，INV7组成的反相器链后得到下拉驱动信号LN，此时，LN为高电平电压2.5V，下拉驱动NMOS管丽5导通，输出PAD被拉至低电平电压OV。
[0060](2)当信号D输入高电平电压2.5V时，Zl，Z2响应输出高电平电压2.5V。Z2经BUF2和INV5，INV6，INV7组成的反相器链得到低电平电压OV的下拉驱动信号LN，下拉驱动管丽5关断。同时，Zl经BUFl后驱动电平移位电路SHIFT，得到输出高电平电压3.3V/2.5V，使得预驱动PMOS管MPl关断。此时，反相器链INVl和INV2输出高电平电压2.5V，使得NMOS管MNl导通，此时，NMOS管MN2还未及时关断，节点303和节点304以及NMOS管MN2上的寄生电荷通过NMOS管MN2放电。随着寄生电荷逐渐减少，上拉驱动信号LP开始下降，直到低于反相器INV3的高阈值电压时，反相器INV3翻转，使得节点305输出高电平电压2.5V，进而使得NMOS管丽3导通。同时，INV4输出低电平电压使得NMOS管丽2关断。节点304上的寄生电荷利用NMOS管丽I和NMOS管丽3进一步加速放电，直到上拉驱动信号LP被拉低至电平电压MID，该电压使得驱动管MP2导通。PAD输出高电平电压3.3V/2.5V。至此，PAD完成了 2.5V到3.3/2.5V的电平升压转换。
[0061]需要说明的情况有以下几点:
[0062](I)电平移位电路SHIFT电路的说明。电平移位电路SHIFT如图5(a)所示，在本发明中作为一个输出缓冲的电平移位电路。当A输入OV时，经过反相器INV8和INV9，分别输出电平为2.5V信号501和可变驱动低电平MID信号。INV8和INV9的电路原理如图5 (b)和图5 (c)，由PMOS管MP4和NMOS管丽5组成的反相器，高输出电平为2.5V，低输出电平至MID。此时，NMOS管MNll关断，NMOS管MNlO导通，PMOS管MPll导通，交叉锁存使得输出OUT被钳位至低电平电压MID。当A输入为高电平电压2.5V时，反相器INV8输出信号501为低电平电压MIDJN1关断，INV9输出高电平电压2.5VJN11导通，使得节点502拉低至低电平电压MID，同时PMOS管MPlO导通，OUT交叉锁存输出高电平电压3.3V。电平移位缓冲器SHIFT，利用MID信号，在无需高压器件的情况下，获得了可选的高电平3.3V或
2.5V输出。
[0063](2)可变驱动信号MID信号。MID信号设计为一个中低电平电压值，如图6所示，MID信号接在PMOS驱动管MP2的栅端，作为输出PAD的上拉P管驱动信号LP。如图6 (a)所示通常将该电压设计至0V，当使其与电源之间的差值Λ1 = 0V-2.5V。即是说，使得输出管的VGS = -2.5V时，满足快速输出驱动的要求。要实现升压功能，电源电压必须由2.5V升到
3.3V，即是说，栅源之间的电压差升至A2 = OV-3.3Vo按照上述设计的要求，在0.25um工艺条件下，为保证晶体管不会因过压而导致击穿，MP2等必须采用高压器件，这将增加工艺设计难度，不利于CMOS工艺的兼容。本发明中，仍然采用普通工艺的晶体管MP2，提高MID的电压，使得MP2管栅源两端的电压差VGS = A3= MID-3.3V约等于-2.5V，以保证在不采用高压器件的情况下，MP2管仍能正常有效地工作。通常，栅源电压差VGS = A4= MID-2.5V的绝对值大于PMOS管的阈值的绝对值|Vth,p|，则不会影响输出驱动管的正常工作。由此，可以推出MID的电压范围是大于0.8V，小于2.5-|Vth,p|。本发明中给出了一种MID信号的实现电路，如图6 (b)所示。电源电压接3.3V/2.5V，PMOS管MP4，MP6，MP7采用二极管连接作电阻，W/L(栅宽与栅长)的比为I。PMOS管MP5为常通管，NMOS管MN8也采用二极管连接，设计时W/L不易太大。具体的电压值约为VGS，8加上一个PMOS管MP7的过驱动电压。该电压为后级NMOS管丽7提供偏置。PMOS管MP9单独为PMOS管MP8的衬底偏压供电，PMOS管MP8设计为二极管连接的小电阻。节点601和602，分别接NMOS管作MOS电容的MN6和MN9，起到滤波的效果，抑制主电路受信号波动回踢的信号噪声。此设计有效保证了节点601和节点602两边支路的对称性和信号的准确性。根据VDD2选择性的接入3.3V或2.5V，该电路可输出约0.8V或0.5V的低电平MID信号，达到预期效果。
[0064](3)反馈环路。传统的上拉预驱动电路中，不带反馈环路，如图1所示，仅靠单管MNOl放电，因此，无法快速有效地对上拉驱动信号LP进行放电。本发明中，增加的反馈模块可加速LP信号的放电。结合实例进一步说明，由于采用了可变驱动电压MID，当VDD2接
3.3V电压时，PMOS管MP2上栅源电压差VGS = A3= 0.8-3.3V ^ -2.5V，上拉输出晶体管MP2栅极输入范围增大，此时，无需反馈模块仍可快速驱动后级负载。但当VDD2接2.5V电压时，PMOS管MP4上栅源电压差的绝对值VGS = A3 = 0.5-2.5V|〈2.5V。此时，利用反馈电路快速放电至低电平电压，有效地驱动后级负载的同时，加速了对后级负载的驱动，使得上升延迟时间减小。注意，丽2设计为宽小于长的倒比管，起到电阻的作用。
[0065](4)反相器个数说明。如图所示，Zl支路上的NMOS管MNl可看作一级反相器，因此，从ZI的输出端至驱动管MP2的栅极一共经过了五级反向驱动。在设计时，缓冲器B