输入接收电路及其操作方法与流程

本发明是有关于一种输入接收电路及其操作方法，尤指一种在进入省电模式时，具有较小功耗，以及在进入或离开省电模式时，具有良好的设定时间与维持时间、快速的反应时间与较佳的噪声免疫能力的输入接收电路及其操作方法。

背景技术：
请参照图1，图1是为说明用以接收一外部致能信号XCKE的输入接受电路102和致能缓存器104的示意图。如图1所示，当外部致能信号XCKE从外部致能信号XCKE的高电位变化至外部致能信号XCKE的低电位时，输入接受电路102输出的一内部致能信号ICKE亦立刻从内部致能信号ICKE的高电位变化至内部致能信号ICKE的低电位，且致能缓存器104可根据一内部频率ICLK，将所输出的闩锁频率致能信号LCKE闩锁在闩锁频率致能信号LCKE的低电位，导致接收闩锁频率致能信号LCKE的系统缓冲器(例如动态随机存取内存的频率缓冲器、位置缓冲器、指令缓冲器或数据缓冲器)被关闭，亦即系统进入省电模式(powerdownmode)。另外，当外部致能信号从外部致能信号的低电位变化至外部致能信号的高电位时，输入接受电路102输出的内部致能信号ICKE亦立刻从内部致能信号ICKE的低电位变化至内部致能信号ICKE的高电位，且致能缓存器104可根据内部频率ICLK，将所输出的闩锁频率致能信号LCKE闩锁在闩锁频率致能信号LCKE的高电位，导致接收闩锁频率致能信号LCKE的系统缓冲器(例如动态随机存取内存的频率缓冲器、位置缓冲器、指令缓冲器或数据缓冲器)被开启，亦即系统离开省电模式。在现有技术中，输入接受电路102不是耗电大，就是噪声免疫能力(noiseimmunity)差。因此，如何设计一个较佳的输入接受电路成为一集成电路设计者的重要课题。

技术实现要素：
本发明的一实施例提供一种输入接收电路。该输入接收电路包含一第一输入接收单元、一第二输入接收单元、一延迟单元及一第一逻辑单元。该第一输入接收单元是用以接收一反相唤醒信号、一外部致能信号、一第一电压及一参考信号，以及根据该外部致能信号和该参考信号，产生并输出一第一致能信号；该第二输入接收单元是用以接收该外部致能信号、该第一电压及一反相致能电压，以及根据该外部致能信号，产生并输出一第二致能信号；该延迟单元是耦接于该第二输入接收单元，用以根据该第二致能信号，产生一唤醒信号；该第一逻辑单元是耦接于该第一输入接收单元与该延迟单元，用以接收该第一致能信号与该唤醒信号，并根据该第一致能信号与该唤醒信号，产生一内部致能信号。本发明的另一实施例提供一种输入接收电路的操作方法，该输入接收电路包含一第一输入接收单元、一第二输入接收单元、一延迟单元及一第一逻辑单元，该操作方法包含该第一输入接收单元接收一低电位的反相唤醒信号、一外部致能信号、一第一电压及一参考信号；该第一输入接收单元根据该低电位的反相唤醒信号开启，并根据该外部致能信号和该参考信号，产生并输出一第一致能信号；该第二输入接收单元接收该外部致能信号、该第一电压及一反相致能电压；该第二输入接收单元根据该外部致能信号，产生并输出一第二致能信号；该延迟单元根据该第二致能信号，产生一唤醒信号；该第一逻辑单元接收该第一致能信号与该唤醒信号；该第一逻辑单元根据该第一致能信号与该唤醒信号，产生一内部致能信号；传送该内部致能信号至一致能缓存器。本发明的另一实施例提供一种输入接收电路的操作方法，该输入接收电路包含一第一输入接收单元、一第二输入接收单元、一延迟单元及一第一逻辑单元，该操作方法包含该第一输入接收单元根据一高电位的反相唤醒信号关闭；该第二输入接收单元接收一外部致能信号、一第一电压及一反相致能电压；该第二输入接收单元根据该外部致能信号，产生并输出一第二致能信号；该延迟单元根据该第二致能信号，产生一唤醒信号；该第一逻辑单元接收该唤醒信号；该第一逻辑单元根据该唤醒信号，产生一内部致能信号；传送该内部致能信号至一致能缓存器。本发明提供一种输入接收电路及其操作方法。本发明具有下列优点：第一、本发明在进入一省电模式时，因为一第一输入接收单元和一内部频率产生器可被关闭，以及一第二输入接收单元的低功耗，所以相较于现有技术，本发明的功耗较小；第二、本发明在进入该省电模式后，因为一第一致能信号被维持在该第一致能信号的高电位，所以本发明所输出的一内部致能信号具有良好的一设定时间(setuptime)与一维持时间(holdtime)；第三、本发明在离开该省电模式时，因为该第一输入接收单元会快速地由关闭到开启，所以本发明所输出的该内部致能信号具有快速的反应时间与较佳的噪声免疫能力。附图说明图1是为说明用以接收外部致能信号的输入接受电路和致能缓存器的示意图；图2是为本发明的一实施例说明一种输入接收电路的示意图；图3是为说明第一输入接收单元的示意图；图4是为说明第二输入接收单元的示意图；图5是为说明延迟单元的示意图；图6是为本发明的另一实施例说明第一输入接收单元的示意图；图7是为本发明的另一实施例说明第一输入接收单元的示意图；图8是为本发明的另一实施例说明第二输入接收单元的示意图；图9是为本发明的另一实施例说明第二输入接收单元的示意图；图10是为本发明的另一实施例说明延迟单元的示意图；图11是为本发明的另一实施例说明延迟单元的示意图；图12是为本发明的另一实施例说明一种输入接收电路的操作方法的流程图。【符号说明】102、200输入接受电路104致能缓存器202、600、700第一输入接收单元204、800、900第二输入接收单元206、1000、1100延迟单元208第一逻辑单元210致能缓存器212第二逻辑单元214第三逻辑单元216内部频率产生器2022、2042、2064、602、702、802、902、1002、1102第一P型金氧半晶体管2024、2044、2066、604、704、804、904、1004、1104第二P型金氧半晶体管2026、612、712、810、910、1006、1106第三P型金氧半晶体管2028、2046、606、706、806、906、1008、1108第一N型金氧半晶体管2030、2048、608、708、808、908第二N型金氧半晶体管2032、2050、610、710、912第三N型金氧半晶体管2034、2052、614、714、812、916内部逻辑单元2082与非门2084、914反相器20342、20522、2062、1010第一反相器20344、20524、2068第二反相器20346、20526第三反相器EV致能电压EVB反相致能电压FES第一致能信号FS第一信号GND地端ICKE内部致能信号ICLK内部频率LCKE闩锁频率致能信号P节点SES第二致能信号SS第二信号TS第三信号VDD第一电压VREF参考信号VBIAS偏压WU唤醒信号WUB反相唤醒信号XCKE外部致能信号1200-1228步骤具体实施方式请参照图2，图2是为本发明的一实施例说明一种输入接收电路200的示意图。输入接收电路200包含一第一输入接收单元202、一第二输入接收单元204、一延迟单元206及一第一逻辑单元208。第一输入接收单元202是用以接收一反相唤醒信号WUB、一外部致能信号XCKE、一第一电压VDD及一参考信号VREF，以及根据外部致能信号XCKE和参考信号VREF，产生并输出一第一致能信号FES；第二输入接收单元204是用以接收外部致能信号XCKE、第一电压VDD及一反相致能电压EVB，以及根据外部致能信号XCKE，产生并输出一第二致能信号SES；延迟单元206是耦接于第二输入接收单元204，用以根据第二致能信号SES，产生一唤醒信号WU；第一逻辑单元208是耦接于第一输入接收单元202与延迟单元206，用以接收第一致能信号FES与唤醒信号WU，并根据第一致能信号FES与唤醒信号WU，产生一内部致能信号ICKE。如图2所示，第一逻辑单元208包含一与非门2082和一反相器2084。与非门2082具有一第一端，耦接于第一输入接收单元202，用以接收第一致能信号FES，一第二端，耦接于延迟单元206，用以接收唤醒信号WU，及一第三端；反相器2084具有一第一端，耦接于与非门2082的第三端，及一第二端，用以输出内部致能信号ICKE。但本发明并不受限于第一逻辑单元208是包含与非门2082和反相器2084。另外，如图2所示，内部致能信号ICKE是用以传送至一致能缓存器210。另外，反相唤醒信号WUB是唤醒信号WU通过一第二逻辑单元212(例如一反相器)所产生，以及反相致能电压EVB是一致能电压EV通过一第三逻辑单元214(例如一反相器)所产生。请参照图3、图4和图5，图3是为说明第一输入接收单元202的示意图，图4是为说明第二输入接收单元204的示意图，和图5是为说明延迟单元206的示意图。如图3所示，第一输入接收单元202包含一第一P型金氧半晶体管2022、一第二P型金氧半晶体管2024、一第三P型金氧半晶体管2026、一第一N型金氧半晶体管2028、一第二N型金氧半晶体管2030、一第三N型金氧半晶体管2032及一内部逻辑单元2034。第一P型金氧半晶体管2022具有一第一端，用以接收第一电压VDD，一第二端，用以接收反相唤醒信号WUB，及一第三端；第二P型金氧半晶体管2024具有一第一端，耦接于第一P型金氧半晶体管2022的第三端，一第二端，及一第三端，耦接于第二P型金氧半晶体管2024的第二端；第三P型金氧半晶体管2026具有一第一端，耦接于第一P型金氧半晶体管2022的第三端，一第二端，耦接于第二P型金氧半晶体管2024的第二端，及一第三端，用以输出一第一信号FS；第一N型金氧半晶体管2028具有一第一端，耦接于第二P型金氧半晶体管2024的第三端，一第二端，用以接收参考信号VREF，及一第三端，耦接于一地端GND；第二N型金氧半晶体管2030具有一第一端，耦接于第三P型金氧半晶体管2026的第三端，一第二端，用以接收外部致能信号XCKE，及一第三端，耦接于地端GND；第三N型金氧半晶体管2032具有一第一端，耦接于第三P型金氧半晶体管2026的第三端，一第二端，用以接收反相唤醒信号WUB，及一第三端，耦接于地端GND；内部逻辑单元2034包含一第一反相器20342、一第二反相器20344及一第三反相器20346。第一反相器20342具有一第一端，耦接于第三P型金氧半晶体管2026的第三端，用以接收第一信号FS，及一第二端；第二反相器20344具有一第一端，耦接于第一反相器20342的第二端，及一第二端；第三反相器20346具有一第一端，耦接于第二反相器20344的第二端，及一第二端，用以输出第一致能信号FES。亦即内部逻辑单元2034是用以反相第一信号FS，以产生并输出第一致能信号FES。如图3所示，因为第一N型金氧半晶体管2028和第二N型金氧半晶体管2030是做为一差动对，所以当反相唤醒信号WUB是为反相唤醒信号WUB的低电位时，第一输入接收单元202可使第一致能信号FES跟随外部致能信号XCKE变化。亦即当反相唤醒信号WUB是为反相唤醒信号WUB的低电位，且外部致能信号XCKE是为外部致能信号XCKE的高电位时，第一致能信号FES是为第一致能信号FES的高电位；当反相唤醒信号WUB是为反相唤醒信号WUB的低电位，且外部致能信号XCKE是为外部致能信号XCKE的低电位时，第一致能信号FES是为第一致能信号FES的低电位。另外，当反相唤醒信号WUB是为反相唤醒信号WUB的高电位时，第一N型金氧半晶体管2028和第二N型金氧半晶体管2030所组成的差动对关闭，且第三N型金氧半晶体管2032开启，导致第一信号FS被下拉至地端GND的电位。此时，第一输入接收单元202可使第一致能信号FES保持在第一致能信号FES的高电位。如图4所示，第二输入接收单元204包含一第一P型金氧半晶体管2042、一第二P型金氧半晶体管2044、一第一N型金氧半晶体管2046、一第二N型金氧半晶体管2048、一第三N型金氧半晶体管2050及一内部逻辑单元2052。第一P型金氧半晶体管2042具有一第一端，用以接收第一电压VDD，一第二端，用以接收反相致能电压EVB，及一第三端；第二P型金氧半晶体管2044具有一第一端，耦接于第一P型金氧半晶体管2042的第三端，一第二端，用以接收外部致能信号XCKE，及一第三端，用以输出一第二信号SS；第一N型金氧半晶体管2046具有一第一端，耦接于第二P型金氧半晶体管2044的第三端，一第二端，用以接收外部致能信号XCKE，及一第三端，耦接于地端GND；第二N型金氧半晶体管2048具有一第一端，耦接于第二P型金氧半晶体管2044的第三端，一第二端，用以接收外部致能信号XCKE，及一第三端，耦接于地端GND；第三N型金氧半晶体管2050具有一第一端，耦接于第二P型金氧半晶体管2044的第三端，一第二端，用以接收反相致能电压EVB，及一第三端，耦接于地端GND；内部逻辑单元2052包含一第一反相器20522、一第二反相器20524及一第三反相器20526。第一反相器20522具有一第一端，用以接收第二信号SS，及一第二端；第二反相器20524具有一第一端，耦接于第一反相器20522的第二端，及一第二端；第三反相器20526具有一第一端，耦接于第二反相器20524的第二端，及一第二端，用以输出第二致能信号SES。亦即内部逻辑单元2052是用以反相第二信号SS，以产生并输出第二致能信号SES。如图4所示，因为第二P型金氧半晶体管2044、第一N型金氧半晶体管2046和第二N型金氧半晶体管2048是做为一反相器，所以当反相致能电压EVB是为反相致能电压EVB的低电位时，第二输入接收单元204可使第二致能信号SES跟随外部致能信号XCKE变化。亦即当反相致能电压EVB是为反相致能电压EVB的低电位，且外部致能信号XCKE是为外部致能信号XCKE的高电位时，第二致能信号SES是为第二致能信号SES的高电位；当反相致能电压EVB是为反相致能电压EVB的低电位，且外部致能信号XCKE是为外部致能信号XCKE的低电位时，第二致能信号SES是为第二致能信号SES的低电位。另外，当反相致能电压EVB是为反相致能电压EVB的高电位时，第二P型金氧半晶体管2044、第一N型金氧半晶体管2046和第二N型金氧半晶体管2048所组成的反相器关闭，且第三N型金氧半晶体管2050开启，导致第二信号SS被下拉至地端GND的电位。此时，第二输入接收单元204可使第二致能信号SES保持在第二致能信号SES的高电位。另外，因为致能电压EV是要使第二输入接收单元204总是维持开启，所以在本发明的另一实施例中，致能电压EV亦可为第一电压VDD。如图5所示，延迟单元206包含一第一反相器2062、一第一P型金氧半晶体管2064、一第二P型金氧半晶体管2066及一第二反相器2068，其中第一P型金氧半晶体管2064和第二P型金氧半晶体管2066是作为延迟电容。但本发明并不受限于延迟单元206包含第一P型金氧半晶体管2064和第二P型金氧半晶体管2066，亦即延迟单元206可包含至少一P型金氧半晶体管。第一反相器2062具有一第一端，耦接于第二输入接收单元204，用以接收第二致能信号SES，及一第二端；第一P型金氧半晶体管2064具有一第一端，用以接收第一电压VDD，一第二端，耦接于第一反相器2062的第二端，及一第三端，耦接于第一P型金氧半晶体管2064的第一端；第二P型金氧半晶体管2066具有一第一端，用以接收第一电压VDD，一第二端，耦接于第一反相器2062的第二端，及一第三端，耦接于第二P型金氧半晶体管2066的第一端；第二反相器2068具有一第一端，耦接于第一反相器2062的第二端，及一第二端，用以输出唤醒信号WU。如图5所示，当第二致能信号SES是从第二致能信号SES的高电位变化至第二致能信号SES的低电位时，一第三信号TS是从第三信号TS的低电位变化至第三信号TS的高电位，所以在第三信号TS由第三信号TS的低电位变化至第三信号TS的高电位的过程中，第一P型金氧半晶体管2064和第二P型金氧半晶体管2066是从开启变化至关闭(亦即延迟电容从开启变化至关闭)，导致唤醒信号WU的变化是落后第二致能信号SES的变化一预定时间，亦即唤醒信号WU的变化亦落后第一致能信号FES的变化预定时间。当第二致能信号SES是从第二致能信号SES的低电位变化至第二致能信号SES的高电位时，第三信号TS是从第三信号TS的高电位变化至第三信号TS的低电位，所以在第三信号TS由第三信号TS的高电位变化至第三信号TS的低电位的过程中，第一P型金氧半晶体管2064和第二P型金氧半晶体管2066是从关闭变化至开启，导致唤醒信号WU的变化是同步于第二致能信号SES的变化，亦即唤醒信号WU的变化亦同步于第一致能信号FES的变化。如图2、图3、图4和图5所示，当外部致能信号XCKE从外部致能信号XCKE的低电位变化至外部致能信号XCKE的高电位且致能电压EV是为致能电压EV的高电位时，第二致能信号SES是为第二致能信号SES的高电位。因为第二致能信号SES是从第二致能信号SES的低电位变化至第二致能信号SES的高电位，所以延迟单元206产生的唤醒信号WU是同步于第二致能信号SES的变化，亦即唤醒信号WU亦是从唤醒信号WU的低电位变化至唤醒信号WU的高电位，导致第一输入接收单元202被唤醒。因此，第一致能信号FES亦从第一致能信号FES的低电位变化至第一致能信号FES的高电位。但是第一致能信号FES的变化是落后于第二致能信号SES的变化。因此，第一逻辑单元208即可先根据唤醒信号WU的高电位，产生并输出具有高电位的内部致能信号ICKE至致能缓存器210。因此，致能缓存器210即可根据一内部频率ICLK，将所输出的一闩锁频率致能信号LCKE闩锁在闩锁频率致能信号LCKE的高电位，导致接收闩锁频率致能信号LCKE的系统缓冲器(例如动态随机存取内存的频率缓冲器、位置缓冲器、指令缓冲器或数据缓冲器)被开启，亦即系统离开省电模式，其中内部频率ICLK是由内部频率产生器216所产生。另外，唤醒信号WU从唤醒信号WU的低电位变化至唤醒信号WU的高电位后，第一输入接收单元202可被开启而正常操作。当外部致能信号XCKE是从外部致能信号XCKE的高电位变化至外部致能信号XCKE的低电位且致能电压EV是为致能电压EV的高电位时，第一致能信号FES是从第一致能信号FES的高电位变化至第一致能信号FES的低电位。因为第二致能信号SES是从第二致能信号SES的高电位变化至第二致能信号SES的低电位，所以延迟单元206产生的唤醒信号WU的变化是落后于第二致能信号SES的变化，亦即唤醒信号WU从唤醒信号WU的高电位变化至唤醒信号WU的低电位会落后第一致能信号FES从第一致能信号FES的高电位变化至第一致能信号FES的低电位。如此，第一逻辑单元208既不会产生误动作，且可立即根据第一致能信号FES的低电位，产生并输出具有低电位的内部致能信号ICKE至致能缓存器210。因此，致能缓存器210即可根据内部频率ICLK，将所输出的闩锁频率致能信号LCKE闩锁在闩锁频率致能信号LCKE的低电位，导致接收闩锁频率致能信号LCKE的系统缓冲器(例如动态随机存取内存的频率缓冲器、位置缓冲器、指令缓冲器或数据缓冲器)被关闭，亦即系统进入省电模式。另外，因为唤醒信号WU从唤醒信号WU的高电位变化至唤醒信号WU的低电位会落后第一致能信号FES从第一致能信号FES的高电位变化至第一致能信号FES的低电位，所以致能缓存器210将所输出的闩锁频率致能信号LCKE闩锁在闩锁频率致能信号LCKE的低电位后，唤醒信号WU的低电位会关闭第一输入接收单元202以及内部频率产生器216。因此，系统可以更省电。另外，如图3所示，当唤醒信号WU是为唤醒信号WU的低电位后，第三N型金氧半晶体管2032开启，导致第一致能信号FES被维持在第一致能信号FES的高电位。如此，当外部致能信号XCKE是从外部致能信号XCKE的低电位变化至外部致能信号XCKE的高电位时，第一逻辑单元208可立即根据第一致能信号FES的高电位和唤醒信号WU的高电位，产生并输出具有高电位的内部致能信号ICKE至致能缓存器210，以使系统迅速离开省电模式。请参照图6至图11，图6是为本发明的另一实施例说明第一输入接收单元600的示意图，图7是为本发明的另一实施例说明第一输入接收单元700的示意图，图8是为本发明的另一实施例说明第二输入接收单元800的示意图，图9是为本发明的另一实施例说明第二输入接收单元900的示意图，图10是为本发明的另一实施例说明延迟单元1000的示意图，和图11是为本发明的另一实施例说明延迟单元1100的示意图。如图6所示，第一输入接收单元600包含一第一P型金氧半晶体管602、一第二P型金氧半晶体管604、一第一N型金氧半晶体管606、一第二N型金氧半晶体管608、一第三N型金氧半晶体管610、一第三P型金氧半晶体管612及一内部逻辑单元614。如图6所示，因为第一P型金氧半晶体管602和第二P型金氧半晶体管604做为一差动对，所以当唤醒信号WU是为唤醒信号WU的高电位时，第一输入接收单元600可使第一致能信号FES跟随外部致能信号XCKE变化。亦即当唤醒信号WU是为唤醒信号WU的高电位，且外部致能信号XCKE是为外部致能信号XCKE的高电位时，第一致能信号FES是为第一致能信号FES的高电位；当唤醒信号WU是为唤醒信号WU的高电位，且外部致能信号XCKE是为外部致能信号XCKE的低电位时，第一致能信号FES是为第一致能信号FES的低电位。另外，当唤醒信号WU是为唤醒信号WU的低电位时，第一P型金氧半晶体管602和第二P型金氧半晶体管604所组成的差动对关闭，且第三P型金氧半晶体管612开启，导致第一信号FS被上拉至第一电压VDD。此时，第一输入接收单元600可使第一致能信号FES保持在第一致能信号FES的低电位。另外，内部逻辑单元614和内部逻辑单元2034相同，在此不再赘述。如图7所示，第一输入接收单元700包含一第一P型金氧半晶体管702、一第二P型金氧半晶体管704、一第一N型金氧半晶体管706、一第二N型金氧半晶体管708、一第三N型金氧半晶体管710、一第三P型金氧半晶体管712及一内部逻辑单元714。如图7所示，因为第一N型金氧半晶体管706和第二N型金氧半晶体管708做为一差动对，所以当唤醒信号WU是为唤醒信号WU的高电位时，第一输入接收单元700可使第一致能信号FES跟随外部致能信号XCKE变化。另外，当唤醒信号WU是为唤醒信号WU的低电位时，第一N型金氧半晶体管706和第二N型金氧半晶体管708所组成的差动对关闭，且第三P型金氧半晶体管712开启，导致第一信号FS被上拉至第一电压VDD。此时，第一输入接收单元700可使第一致能信号FES保持在第一致能信号FES的低电位。另外，内部逻辑单元714和内部逻辑单元2034相同，在此不再赘述。如图8所示，第二输入接收单元800包含一第一P型金氧半晶体管802、一第二P型金氧半晶体管804、一第一N型金氧半晶体管806、一第二N型金氧半晶体管808、一第三P型金氧半晶体管810及一内部逻辑单元812。如图8所示，因为第一P型金氧半晶体管802、第二P型金氧半晶体管804和第一N型金氧半晶体管806是做为一反相器，所以当致能电压EV是为致能电压EV的高电位时，第二输入接收单元800可使第二致能信号SES跟随外部致能信号XCKE变化。亦即当致能电压EV是为致能电压EV的高电位，且外部致能信号XCKE是为外部致能信号XCKE的高电位时，第二致能信号SES是为第二致能信号SES的高电位；当致能电压EV是为致能电压EV的高电位，且外部致能信号XCKE是为外部致能信号XCKE的低电位时，第二致能信号SES是为第二致能信号SES的低电位。另外，当致能电压EV是为致能电压EV低电位时，第一P型金氧半晶体管802、第二P型金氧半晶体管804和第一N型金氧半晶体管806所组成的反相器关闭，且第三P型金氧半晶体管810开启，导致第二信号SS被上拉至第一电压VDD。此时，第二输入接收单元800可使第二致能信号SES保持在第二致能信号SES的低电位。另外，因为致能电压EV是要使第二输入接收单元800总是维持开启，所以在本发明的另一实施例中，致能电压EV亦可为第一电压VDD。另外，内部逻辑单元812和内部逻辑单元2034相同，在此不再赘述。如图9所示，第二输入接收单元900包含一第一P型金氧半晶体管902、一第二P型金氧半晶体管904、一第一N型金氧半晶体管906、一第二N型金氧半晶体管908、一第三P型金氧半晶体管910、一第三N型金氧半晶体管912、一反相器914及一内部逻辑单元916。如图9所示，因为第二P型金氧半晶体管904和第一N型金氧半晶体管906是做为一反相器，所以当致能电压EV是为致能电压EV的高电位时，第二输入接收单元900可使第二致能信号SES跟随外部致能信号XCKE变化。另外，当致能电压EV是为致能电压EV的低电位时，第二P型金氧半晶体管904和第一N型金氧半晶体管906所组成的反相器关闭。此时，第三P型金氧半晶体管910和内部逻辑单元916可使第二致能信号SES保持在第二致能信号SES的前一次状态。另外，因为致能电压EV是要使第二输入接收单元900总是维持开启，所以在本发明的另一实施例中，致能电压EV亦可为第一电压VDD。如图10所示，延迟单元1000包含一第一P型金氧半晶体管1002、一第二P型金氧半晶体管1004、一第三P型金氧半晶体管1006、一第一N型金氧半晶体管1008及一第一反相器1010。第一P型金氧半晶体管1002具有一第一端，用以接收第一电压VDD，一第二端，用以接收一偏压VBIAS，及一第三端；第二P型金氧半晶体管1004具有一第一端，耦接于第一P型金氧半晶体管1002的第三端，一第二端，用以接收偏压VBIAS，及一第三端；第三P型金氧半晶体管1006具有一第一端，耦接于第二P型金氧半晶体管1004的第三端，一第二端，用以接收第二致能信号SES，及一第三端，用以输出第三信号TS；第一N型金氧半晶体管1008具有一第一端，耦接于第三P型金氧半晶体管1006的第三端，一第二端，用以接收第二致能信号SES，及一第三端，耦接于地端GND；第一反相器1010具有一第一端，耦接于第三P型金氧半晶体管1006的第三端，及一第二端，用以输出唤醒信号WU。如图10所示，偏压VBIAS是用以维持第一P型金氧半晶体管1002和第二P型金氧半晶体管1004开启。当第二致能信号SES是从第二致能信号SES的高电位变化至第二致能信号SES的低电位时，第三P型金氧半晶体管1006逐渐开启和第一N型金氧半晶体管1008逐渐关闭，导致第三信号TS逐渐从第三信号TS的低电位充电至第三信号TS的高电位；当第二致能信号SES是从第二致能信号SES的低电位变化至第二致能信号SES的高电位时，第一N型金氧半晶体管1008逐渐开启和第三P型金氧半晶体管1006逐渐关闭，导致第三信号TS逐渐从第三信号TS的高电位放电至第三信号TS的低电位。因为第一N型金氧半晶体管1008的放电能力较第三P型金氧半晶体管1006强，所以在第三信号TS由第三信号TS的低电位变化至第三信号TS的高电位的时间比第三信号TS由第三信号TS的高电位变化至第三信号TS的低电位的时间长。亦即当第二致能信号SES是从第二致能信号SES的高电位变化至第二致能信号SES的低电位时，唤醒信号WU的变化是落后第二致能信号SES的变化一预定时间，亦即唤醒信号WU的变化亦落后第一致能信号FES的变化预定时间。当第二致能信号SES是从第二致能信号SES的低电位变化至第二致能信号SES的高电位时，唤醒信号WU的变化是同步于第二致能信号SES的变化，亦即唤醒信号WU的变化亦同步于第一致能信号FES的变化。如图11所示，延迟单元1100包含一第一P型金氧半晶体管1102、一第二P型金氧半晶体管1104、一第三P型金氧半晶体管1106、一第一N型金氧半晶体管1108及一第一反相器1110。第一P型金氧半晶体管1102具有一第一端，用以接收第一电压VDD，一第二端，用以接收第二致能信号SES，及一第三端；第二P型金氧半晶体管1104具有一第一端，耦接于第一P型金氧半晶体管1102的第三端，一第二端，用以接收第二致能信号SES，及一第三端，用以输出第三信号TS；第三P型金氧半晶体管1106具有一第一端，耦接于第一P型金氧半晶体管1102的第三端，一第二端，耦接于第二P型金氧半晶体管1104的第三端，及一第三端，耦接于地端GND；第一N型金氧半晶体管1108具有一第一端，耦接于第二P型金氧半晶体管1104的第三端，一第二端，用以接收第二致能信号SES，及一第三端，耦接于地端GND；第一反相器1110具有一第一端，耦接于第二P型金氧半晶体管1104的第三端，及一第二端，用以输出唤醒信号WU。如图11所示，当第二致能信号SES是从第二致能信号SES的高电位变化至第二致能信号SES的低电位时，一节点P的电位是从节点P的低电位变化至节点P的高电位且第三信号TS逐渐从第三信号TS的低电位充电至第三信号TS的高电位。因此，第三P型金氧半晶体管1106会开启一小段时间，使得第三信号TS的变化是落后第二致能信号SES的变化一预定时间，亦即唤醒信号WU的变化是落后第二致能信号SES的变化预定时间。当第二致能信号SES是从第二致能信号SES的低电位变化至第二致能信号SES的高电位时，节点P的电位是从节点P的高电位变化至节点P的低电位且第三信号TS逐渐从第三信号TS的高电位放电至第三信号TS的低电位。因此，第三P型金氧半晶体管1106不会开启，使得第三信号TS的变化是同步于第二致能信号SES的变化，亦即唤醒信号WU的变化是同步于第二致能信号SES的变化。请参照图12、图2、图3、图4和图5，图12是为本发明的另一实施例说明一种输入接收电路的操作方法的流程图。图12的方法系利用图2的输入接收电路200说明，详细步骤如下：步骤1200：开始；步骤1202：当外部致能信号XCKE是为外部致能信号XCKE的高电位时，且反相唤醒信号WUB是为反相唤醒信号WUB的低电位，进行步骤1204和步骤1208；当反相唤醒信号WUB是为反相唤醒信号WUB的高电位时，进行步骤1218和步骤1220；步骤1204：第一输入接收单元202接收外部致能信号XCKE、一第一电压VDD及一参考信号VREF，进行步骤1206；步骤1206：第一输入接收单元202根据低电位的反相唤醒信号WUB开启，并根据外部致能信号XCKE和参考信号VREF，产生并输出一第一致能信号FES，进行步骤1214；步骤1208：第二输入接收单元204接收外部致能信号XCKE、第一电压VDD及一反相致能电压EVB，进行步骤1210；步骤1210：第二输入接收单元204根据外部致能信号XCKE，产生并输出一第二致能信号SES，进行步骤1212；步骤1212：延迟单元206根据第二致能信号SES，产生一唤醒信号WU，进行步骤1214；步骤1214：第一逻辑单元208接收第一致能信号FES与唤醒信号WU，进行步骤1216；步骤1216：第一逻辑单元208根据第一致能信号FES与唤醒信号WU，产生一内部致能信号ICKE并传送内部致能信号ICKE至致能缓存器210，接着唤醒信号WU会将第一输入接收单元202关闭，以进入省电模式，跳回步骤1202；步骤1218：第一输入接收单元202和内部频率产生器216根据高电位的反相唤醒信号WUB关闭；步骤1220：第二输入接收单元204接收外部致能信号XCKE、第一电压VDD及反相致能电压EVB，进行步骤1222；步骤1222：第二输入接收单元204根据外部致能信号XCKE，产生并输出第二致能信号SES，进行步骤1224；步骤1224：延迟单元206根据第二致能信号SES，产生唤醒信号WU，进行步骤1226；步骤1226：第一逻辑单元208接收唤醒信号WU，进行步骤1228；步骤1228：第一逻辑单元208根据唤醒信号WU，产生内部致能信号ICKE并传送内部致能信号ICKE至致能缓存器210，并且开启第一输入接收单元202，跳回步骤1202。在步骤1206中，如图3所示，因为第一N型金氧半晶体管2028和第二N型金氧半晶体管2030是做为差动对，所以当反相唤醒信号WUB是为反相唤醒信号WUB的低电位时，第一输入接收单元202可产生并输出跟随外部致能信号XCKE变化的第一致能信号FES。此时，第一致能信号FES是为第一致能信号FES的高电位。在步骤1208中，因为致能电压EV是要使第二输入接收单元204总是维持开启，所以在本发明的另一实施例中，致能电压EV亦可为第一电压VDD。在步骤1210中，如图4所示，因为第二P型金氧半晶体管2044、第一N型金氧半晶体管2046和第二N型金氧半晶体管2048是做为反相器，所以当反相致能电压EVB是为反相致能电压EVB的低电位时，第二输入接收单元204可产生并输出跟随外部致能信号XCKE变化的第二致能信号SES。此时，第二致能信号SES是为第二致能信号SES的高电位。在步骤1212和步骤1224中，如图5所示，延迟单元206只有当第二致能信号SES是从第二致能信号SES的高电位变化至第二致能信号SES的低电位时，延迟单元206所输出的唤醒信号WU的变化才会落后第二致能信号SES的变化预定时间，亦即唤醒信号WU的变化亦落后第一致能信号FES的变化预定时间。延迟单元206在第二致能信号SES的其它变化时，延迟单元206所输出的唤醒信号WU的变化是同步于第二致能信号SES的变化，亦即唤醒信号WU的变化亦同步于第一致能信号FES的变化。在步骤1216中，如图2所示，第一逻辑单元208即可根据唤醒信号WU的高电位和第一致能信号FES的高电位，产生并输出具有高电位的内部致能信号ICKE至致能缓存器210。因此，致能缓存器210即可根据一内部频率ICLK，将所输出的一闩锁频率致能信号LCKE闩锁在闩锁频率致能信号LCKE的低电位，导致接收闩锁频率致能信号LCKE的系统缓冲器(例如动态随机存取内存的频率缓冲器、位置缓冲器、指令缓冲器或数据缓冲器)被关闭，亦即系统进入省电模式。在步骤1218中，唤醒信号WU的低电位会关闭第一输入接收单元202以及内部频率产生器216。因此，系统可以更省电。此时，第一致能信号FES是为第一致能信号FES的高电位。在步骤1222中，如图4所示，因为反相致能电压EVB是为反相致能电压EVB的低电位，所以第二输入接收单元204可产生并输出跟随外部致能信号XCKE变化的第二致能信号SES。此时，第二致能信号SES是为第二致能信号SES的高电位。在步骤1224中，延迟单元206可根据的高电位的第二致能信号SES，产生高电位的唤醒信号WU。在步骤1228中，第一逻辑单元208即可根据唤醒信号WU的高电位，产生并输出具有高电位的内部致能信号ICKE至致能缓存器210。因此，致能缓存器210即可根据内部频率ICLK，将所输出的闩锁频率致能信号LCKE闩锁在闩锁频率致能信号LCKE的高电位，导致接收闩锁频率致能信号LCKE的系统缓冲器被开启，亦即系统离开省电模式。综上所述，本发明所提供的输入接收电路及其操作方法具有下列优点：第一、本发明在进入省电模式时，因为第一输入接收单元和内部频率产生器可被关闭，以及第二输入接收单元的低功耗，所以相较于现有技术，本发明的功耗较小；第二、本发明在进入省电模式时，因为第一致能信号被维持在第一致能信号的高电位，所以本发明所输出的内部致能信号具有良好的设定时间(setuptime)与维持时间(holdtime)；第三、本发明在离开省电模式时，因为第一输入接收单元会快速地由关闭到开启，所以本发明所输出的内部致能信号具有快速的反应时间与较佳的噪声免疫能力。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。