时序控制电路的制作方法

本发明涉及计算机技术领域，特别是涉及时序控制电路。

背景技术：

时序控制电路用于协调、控制动作(程序或指令)执行的先后顺序，被广泛应用在计算机领域中。以计算机中CAM RAM为例，CAM RAM是CAM(Content-addressable memorg，内容可寻址存储器)和RAM(random access memory，随机存储器)的组合部件，CAMRAM通常需要配合来工作。

CAM RAM主要是用在cpu(Central Processing Unit，中央处理器)的缓存上，缓存是cpu存储系统当中的非常关键部件，它的速度通常是跟cpu的速度一致，有了缓存就可以根据时间和空间的分配方案来提高cpu的访问数据的能力。因此有必要对CAM RAM的时序策略做详细的研究。

然而，目前尚无一种时序控制电路对CAM RAM时序进行合理且有效管理。

技术实现要素：

基于此，有必要针对目前尚无一种时序控制电路对CAM RAM时序进行合理且有效管理的问题，提供一种时序控制电路，实现对CAM RAM时序进行合理且有效管理。

一种时序控制电路，包括依次连接的第一时钟信号生成装置、第二时钟信号生成装置以及第三时钟信号生成装置，第一时钟信号生成装置内置有第一占空比控制模块，第二时钟信号生成装置内置有第二占空比控制模块；

第一时钟信号生成装置接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置触发生成第一时钟信号，第一占空比控制模块控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置生成第二时钟信号，第二占空比控制模块控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置生成脉冲时钟信号。

本发明时序控制电路，包括依次连接的第一时钟信号生成装置、第二时钟信号生成装置以及第三时钟信号生成装置，第一时钟信号生成装置接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置触发生成第一时钟信号，第一占空比控制模块控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置生成第二时钟信号，第二占空比控制模块控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置生成脉冲时钟信号。整个时序控制电路，不同的时钟信号都是跟前一个时钟(接收到的时钟信号)有关系，当前一个时钟变化的时候自动反应到后面的时钟(输出的时钟信号)上去，这种时序调整方案非常紧密方便，不会造成额外的时序浪费，实现对时序进行合理且有效的管理。

附图说明

图1为本发明时序控制电路其中一个实施例的结构示意图；

图2为本发明时序控制电路其中一个实施例的电路原理示意图；

图3为本发明时序控制电路其中一个应用实例的结构示意图；

图4为本发明时序控制电路其中一个应用实例的电路原理示意图；

图5为本发明时序控制电路其中一个应用实例中输出信号的波形示意图。

具体实施方式

Clock Control(时钟控制)模块是用来处理进来的clock(时钟)信号，产生不同相位的clock，如CMP_CLK(比较搜索时钟信号)、SAP_CLK(比较采样时钟信号)、SA_CLK(灵敏放大器时钟脉冲),这些clock的相位精准度直接影响到电路能否正常工作，同时本发明时序控制电路还在Clock control电路中加入了时序可调，以及时序可以跟踪的效果，使得电路在硅片(外部输入信号)上很容易调整出极限频率，从而使得性能大大提高。在本发明时序控制电路中，第一时钟信号、第二时钟信号、第三时钟信号按时间先后顺序产生，第一时钟信号和第二时钟信号都采用时钟自我控制电路，第一时钟信号只跟初始时钟信号的上升沿有关系，对初始时钟信号的占空比没有要求，因此也只对时钟上升有抖动的要求，优于一般的以时钟的高电平来控制内部时钟。第二时钟信号直接利用第一时钟信号的下降沿来控制产生，这样控制的好处是当第一时钟信号结束可以采样时可以紧接着产生第二时钟信号，避免额外的时序开销。第三时钟信号由第二时钟信号的下降沿产生一个窄脉冲来控制灵敏放大器的工作。这里要着重指出的是当第一时钟信号的脉冲调整时，第二时钟信号的时序会自动跟着第一时钟信号的脉冲宽度移动，另外第三时钟信号也是会直接跟踪第一时钟信号和第二时钟信号的脉冲调节而自动调节移动，从而方便时序的调整达到高速的目的。

如图1所示，一种时序控制电路，包括依次连接的第一时钟信号生成装置100、第二时钟信号生成装置200以及第三时钟信号生成装置300，第一时钟信号生成装置100内置有第一占空比控制模块120，第二时钟信号生成装置200内置有第二占空比控制模块220；

第一时钟信号生成装置100接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置100触发生成第一时钟信号，第一占空比控制模块120控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置200生成第二时钟信号，第二占空比控制模块220控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置300生成脉冲时钟信号。

本发明时序控制电路，包括依次连接的第一时钟信号生成装置100、第二时钟信号生成装置200以及第三时钟信号生成装置300，第一时钟信号生成装置100接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置100触发生成第一时钟信号，第一占空比控制模块120控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置200生成第二时钟信号，第二占空比控制模块220控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置300生成脉冲时钟信号。整个时序控制电路，不同的时钟信号都是跟前一个时钟(接收到的时钟信号)有关系，当前一个时钟变化的时候自动反应到后面的时钟(输出的时钟信号)上去，这种时序调整方案非常紧密方便，不会造成额外的时序浪费，实现对时序进行合理且有效的管理。

如图2所示，在其中一个实施例中，第一时钟信号生成装置100包括第一开关管T1、第二开关管T2、第三开关管T3、第四开关管T4、第一反相器I1、第二反相器I2、第三反相器I3以及第四反相器I4；

第一开关管T1的输入端连接外部电源，第一开关管T1的输出端与第二开关管T2的输入端连接，第二开关管T2的输出端与第三开关管T3的输入端连接，第三开关管T3的输出端接地，第一开关管T1的控制端与第一反相器I1的输出端连接，第二开关管T2的控制端与第二反相器I2的输入端连接，且第二开关管T2的控制端接收初始时钟信号，第三开关管T3的控制端与第二反相器I2的输出端连接，第三反相器I3的输入端分别与第一开关管T1的输出端以及第二开关管T2的输入端连接，第三反相器I3的输出端分别与第四开关管T4的控制端以及第一占空比控制模块120连接，第四开关管T4的输入端连接外部电源，第四开关管T4的输出端分别与第一占空比控制模块120以及第四反相器I4的输入端连接，第四反相器I4的输出端分别与第二时钟信号生成装置200以及第一反相器I1的输入端连接。

初始时钟信号上升沿来的时候，由于第三开关管T3的控制端有奇数个反向器，第二开关管T2与第三开关管T3会有短暂的同时导通时间，把第一开关管T1和第二开关管T2之间的节点电位拉低，经过后面的三级反相器把第一时钟信号拉高，再经过第一反相器I1使第一开关管T1导通，最终把第一时钟信号拉低形成一个自我回路的脉冲。

如图2所示，在其中一个实施例中，第一占空比控制模块120包括第五开关管T5、第六开关管T6、第七开关管T7、第八开关管T8、第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12；

第五开关管T5的输入端、第六开关管T6的输入端、第七开关管T7的输入端以及第八开关管T8的输入端均连接第四开关管T4的输出端与第四反相器I4的输入端，第五开关管T5的控制端与第三反相器I3的输出端连接，第五开关管T5的控制端、第六开关管T6的控制端、第七开关管T7的控制端以及第八开关管T8的控制端依次连接，第五开关管T5的输出端与第九开关管T9的输入端连接，第六开关管T6的输出端与第十开关管T10的输入端连接，第七开关管T7的输出端与第十一开关管T11的输入端连接，第八开关管T8的输出端与第十二开关管T12的输入端连接，第九开关管T9的输出端、第十开关管T10的输出端、第十一开关管T11的输出端以及第十二开关管T12的输出端均接地，第九开关管T9的控制端、第十开关管T10的控制端、第十一开关管T11的控制端以及第十二开关管T12的控制端分别接收外部控制信号。

第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12接收外部控制信号，处于导通或关断情况，具体来说，在实际应用中可以由外部集成控制芯片分别输出控制信号至第九开关管T9、第十开关管T10、第十一开关管T11以及第十二开关管T12。由于每个开关管具有导通与关断两种情况，则第一占空比控制模块120会有4*4＝16种组合情况来控制开关管(第四开关管T4)下拉的驱动能力从而可以自由调节第一时钟信号的脉冲宽度。

如图2所示，在其中一个实施例中，第一时钟信号生成装置100还包括第一电容C1，第一电容C1的一端与第四反相器I4的输入端连接，第一电容C1的另一端接地。

第一电容C1是用于是模拟匹配线(match line)的负载，以使整个时序控制电路能够更合理、准确实现时序控制。

在其中一个实施例中，第二反相器I2包括依次串联的奇数个反相器单体。

第二反相器I2中反相器单体的个数会影响第二反相器I2的延时时长，即改变第二反相器I2中反相器单体的个数可以改变信号到达第二开关管T2的控制端与第三开关管T3的控制端之间的时间差，也就能够改变第二开关管T2与第三开关管T3短暂导通的时长，因此，可以基于实际应用场景的需要合理选择第二反相器I2中反相器单体的数量(数量必须为奇数)。优选的，第二反相器I2中包括3个反相器单体，这样一方面第二开关管T2与第三开关管T3短暂导通的时长能够产生完整且被后续电路捕捉的脉冲，另一方面不会造成时序浪费。

如图2所示，在其中一个实施例中，第二时钟信号生成装置200包括第十三开关管T13、第十四开关管T14、第十五开关管T15、第十六开关管T16、第五反相器I5、第六反相器I6、第七反相器I7、第八反相器I8以及第九反相器I9；

第九反相器I9的输入端与第一时钟信号生成装置100连接，第九反相器I9的输出端与第十四开关的控制端连接，第十三开关管T13的输入端连接外部电源，第十三开关管T13的输出端与第十四开关管T14的输入端连接，第十四开关管T14的输出端与第十五开关管T15的输入端连接，第十五开关管T15的输出端接地，第十三开关管T13的控制端与第五反相器I5的输出端连接，第十四开关管T14的控制端分别与第六反相器I6的输入端以及第九反相器I9的输出端连接，第十五开关管T15的控制端与第六反相器I6的输出端连接，第七反相器I7的输入端分别与第十三开关管T13的输出端以及第十四开关管T14输入端连接，第七反相器I7的输出端分别与第十六开关管T16的控制端以及第二占空比控制模块220连接，第十六开关管T16的输入端连接外部电源，第十六开关管T16的输出端分别与第二占空比控制模块220以及第八反相器I8的输入端连接，第八反相器I8的输出端分别与第三时钟信号生成装置300以及第五反相器I5的输入端连接。

第一钟信号上升沿来的时候，由于第九反相器I9存在，输入至第十四开关管T14的信号为下降沿，当第一时钟信号下降沿来的时候，由于第九反相器I9存在，输入至第十四开关的信号为上升沿。简单来说，第二时钟信号生成装置200产生第二时钟信号的机理与第一时钟信号生成装置100产生第一时钟信号的机理相同，即当输入至第十四开关管T14的信号为上升延时，由于第十五开关管T15的控制端有奇数个反向器，第十四开关管T14与第十五开关管T15会有短暂的同时导通时间，把第十三开关管T13和第十四开关管T14之间的节点电位拉低，经过后面的三级反相器把第二时钟信号拉高，再经过第五反相器I5使第十三开关管T13导通，最终把第二时钟信号拉低形成一个自我回路的脉冲。

如图2所示，在其中一个实施例中，第二占空比控制模块220包括第十七开关管T17、第十八开关管T18、第十九开关管T19、第二十开关管T20、第二十一开关管T21、第二十二开关管T22、第二十三开关管T23以及第二十四开关管T24；

第十七开关管T17的输入端、第十八开关管T18的输入端、第十九开关管T19的输入端以及第二十开关管T20的输入均连接第十六开关管T16的输出端以及第八反相器I8的输入端，第十七开关管T17的控制端与第七反相器I7的输出端连接，第十七开关管T17的控制端、第十八开关管T18的控制端、第十九开关管T19的控制端以及第二十开关管T20的控制端依次连接，第十七开关管T17的输出端与第二十一开关管T21的输入端连接，第十八开关管T18的输出端与第二十二开关管T22的输入端连接，第十九开关管T19的输出端与第二十三开关管T23的输入端连接，第二十开关管T20的输出端与第二十四开关管T24的输入端连接，第二十一开关管T21的输出端、第二十二开关管T22的输出端、第二十三开关管T23的输出端以及第二十四开关管T24的输出端均接地，第二十一开关管T21的控制端、第二十二开关管T22的控制端、第二十三开关管T23的控制端以及第二十四开关管T24的控制端分别接收外部控制信号。

简单来说，第二占空比控制模块220与第一占空比控制模块120的结构相同，即第二十一开关管T21、第二十二开关管T22、第二十三开关管T23以及第二十四开关管T24接收外部控制信号，处于导通或关断情况，具体来说，在实际应用中可以由外部集成控制芯片分别输出控制信号至第二十一开关管T21、第二十二开关管T22、第二十三开关管T23以及第二十四开关管T24(贴硅片)。由于每个开关管具有导通与关断两种情况，则第二占空比控制模块220会有4*4＝16种组合情况来控制开关管(第十六开关管T16)下拉的驱动能力从而可以自由调节第二时钟信号的脉冲宽度。

如图2所示，在其中一个实施例中，第二时钟信号生成装置200还包括第二电容C2，第二电容C2的一端与第八反相器I8的输入端连接，第二电容C2的另一端接地。

第二电容C2用于模拟在位线(bit line)负载，以使整个时序控制电路能够更合理、准确实现时序控制。

在其中一个实施例中，第六反相器I6包括依次串联的奇数个反相器单体。

第六反相器I6与第二反相器I2结构相类似，在此不再赘述。

如图2所示，在其中一个实施例中，第三时钟信号生成装置300包括第十反相器I10、第十一反相器I11以及与逻辑模块，第十反相器I10的输入端与第二时钟信号生成装置200连接，第十反相器I10的输出端分别与第十一反相器I11的输入端以及与逻辑模块的第一输入端连接，第十一反相器I11的输出端与与逻辑模块的第二输入端连接。

与逻辑模块可以为与门，与逻辑模块的第一输入端直接接收第十反相器I10输出的信号，第十反相器I10输出的信号还经过第十一反相器I11延时之后输入至与逻辑模块的第二输入端，由于信号会在第十一反相器I11中产生延时，与逻辑模块的第一输入端与第二输入端输入信号的时间会存在一定时间差，这样与逻辑模块产生窄脉冲波。

在其中一个实施例中，第十一反相器I11包括依次连接的奇数个反相器单体。

第十一反相器I11与第二反相器I2以及第六反相器I6结构类似，其内设置反相器的个数会影响信号延时，最终会影响第三时钟信号生成装置300输出的窄带脉冲的脉冲宽度。

为更进一步详细解释本发明时序控制电路的技术方案及其带来的效果，下面将以对CAM RAM进行时序控制，第一时钟信号为CMP_CLK、第二时钟信号为SAP_CLK、第三时钟信号为SA_CLK为例，并结合图3、图4以及产生的波形图(图5)，进行详细说明。

如图3所示，CAM部分所耗费的时序是CMP_CLK上升起来，search line(搜索行)送进CAM array(CAM阵列)，比较后输出ML(match line，匹配线)，然后通过SAP_CLK采样到ML是否匹配，如果匹配开始送出WLpulse(字线脉冲)，当BL或BLN(位线)放电到一定程度后开启SA_CLK，sense amplifier(搜索放大器)开始工作读出数据。本发明时序控制电路的目的就是让这几个时序时间控制更加合理，更加可靠和更高的工作速度。时钟控制部分是本发明的关键。

如图4所示，本发明时序控制电路中CMP_CLK，SAP_CLK，SA_CLK按时间先后顺序产生，CMP_CLK和SAP_CLK都采用时钟自我控制电路，CMP_CLK只跟CLK的上升沿有关系，对CLK的占空比没有要求，因此也只对时钟上升有抖动的要求，优于传统的以时钟的高电平来控制内部时钟。SAP_CLK直接利用CMP_CLK的下降沿来控制产生，这样控制的好处是当CMP_CLK结束可以采样时可以紧接着产生SAP_CLK,避免额外的时序开销。SA_CLK由SAP_CLK的下降沿产生一个窄脉冲来控制灵敏放大器的工作。

C_ml是模拟match line的负载，S0<3:0>可以16种组合(上述<3:0>中，0～3分别指代不同预设的脉冲波长)来控制开关管下拉的驱动能力从而可以自由调节CMP_CLK的脉冲宽度。C_bl是模拟bit line的负载，S1<3:0>可以有16种组合来控制开关管下拉的驱动能力从而可以方便调节SAP_CLK。这里要着重指出的是当CMP_CLK的脉冲调整时，SAP_CLK的时序会自动跟着CMP_CLK的脉冲宽度移动，另外SA_CLK也是会直接跟踪CMP_CLK和SAP_CLK的脉冲调节而自动调节移动，从而方便时序的调整达到高速的目的。

具体的脉冲产生的过程是这样的，CLK上升沿来的时候，由于N1的控制端有三个反向器，N0与N1会有短暂的同时导通时间，把P0和N0之间的节点电位拉低，经过后面的三级反向器把CMP_CLK拉高，再经过一个反向器P0导通，最终把CMP_CLK拉低形成一个自我回路的脉冲。SAP_CLK产生的机理同CMP_CLK的相同。SA_CLK是由SAP_CLK的下降沿经过如图4的组合逻辑来产生。

如图5所示为本发明时序电路产生的波形图，不同的clock都是跟前一个有关系，当前一个时钟变化的时候自动反应到后面的时钟上去，这种时序调整方案非常紧密方便，不会造成额外的时序浪费，在硅片上我们只要调整S0<3:0>和S1<3:0>就能找到一个最合适的时序策略使得电路可以工作在最快频率，同时也具有合理的裕量。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。