1.一种电路，其包括：
多个串联耦合的延迟缓冲器；
多个逻辑门，每个逻辑门包含第一输入和第二输入，每个逻辑门的所述第一输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器；以及
多个触发器，每个触发器包含数据输入和数据输出，所述数据输入耦合到所述逻辑门中的对应一个逻辑门的输出，并且所述数据输出耦合到对应逻辑门之一的所述第二输入。
2.根据权利要求1所述的电路，其中所述多个逻辑门中的每个逻辑门包含异或门。
3.根据权利要求1所述的电路，其中所述多个触发器中的每个触发器为d触发器。
4.根据权利要求1所述的电路，其中所述多个翻转中的每个翻转包含时钟输入，所述时钟输入被耦合以接收公共时钟。
5.根据权利要求1所述的电路，其中所述多个逻辑门是第一多个逻辑门，并且所述电路进一步包含第二多个逻辑门，所述第二多个逻辑门中的每个逻辑门包含第三输入和第四输入，所述第二多个逻辑门中的每个逻辑门的所述第三输入耦合到对应触发器的所述数据输入和所述第一多个逻辑门中的对应一个逻辑门的输出，并且所述第四输入耦合到所述多个触发器中的另一个触发器的所述数据输入。
6.根据权利要求5所述的电路，其中
所述第一多个逻辑门中的每个逻辑门为异或门；
所述第二多个逻辑门中的每个逻辑门为异或门；并且
所述多个触发器中的每个触发器为d触发器。
7.根据权利要求5所述的电路，其中所述多个触发器为第一多个触发器，并且其中所述电路进一步包括：
第二多个触发器，所述第二多个触发器中的每个触发器包含数据输入和数据输出，所述第二多个触发器中的每个触发器的所述数据输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器并且耦合到所述第一多个逻辑门之一的所述第一输入；以及
多路复用器，所述多路复用器包含多个输入，其中每个多路复用器输入耦合到所述第二多个触发器中的每个触发器的对应数据输出。
8.根据权利要求7所述的电路，其进一步包括：
第一寄存器，所述第一寄存器用于存储来自所述第二多个逻辑门中的每个逻辑门的输出位；以及
第二寄存器，所述第二寄存器被耦合以接收经编程值；
来源于所述第二寄存器的经编程值的控制信号，所述控制信号用于控制所述多路复用器选择所述多路复用器的输入之一上的信号作为所述多路复用器的输出。
9.根据权利要求1所述的电路，其中所述多个延迟缓冲器包含至少五个延迟缓冲器。
10.一种电路，其包括：
多个串联耦合的延迟缓冲器；
多个逻辑门，每个逻辑门包含第一输入和第二输入，每个逻辑门的所述第一输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器；
第一多个触发器，所述第一多个触发器中的每个触发器包含第一数据输入和第一数据输出，所述第一数据输入耦合到所述逻辑门中的对应一个逻辑门的输出，并且所述第一数据输出耦合到对应逻辑门之一的所述第二输入；以及
第二多个触发器，所述第二多个触发器中的每个触发器包含第二数据输入和第二数据输出，所述第二数据输入耦合到所述多个逻辑门中的对应一个逻辑门的所述第一输入。
11.根据权利要求10所述的电路，其中所述第一多个触发器和所述第二多个触发器中的每个触发器包含时钟输入，所述时钟输入被耦合以接收公共时钟信号。
12.根据权利要求10所述的电路，所述第一多个触发器和所述第二多个触发器中的每个触发器为d触发器。
13.根据权利要求10所述的电路，其中所述多个逻辑门中的每个逻辑门为异或门。
14.根据权利要求10所述的电路，其中所述多个逻辑门为第一多个逻辑门，并且所述电路进一步包含第二多个逻辑门，所述第二多个逻辑门中的每个逻辑门包含第三输入和第四输入，所述第二多个逻辑门中的每个逻辑门的所述第三输入耦合到所述第一多个触发器中的对应一个触发器的所述数据输入和所述第一多个逻辑门中的对应一个逻辑门的输出，并且所述第四输入耦合到所述第一多个触发器中的另一个触发器的所述数据输入。
15.根据权利要求14所述的电路，其中
所述第一多个逻辑门中的每个逻辑门为异或门；
所述第二多个逻辑门中的每个逻辑门为异或门；
所述多个触发器中的每个触发器为d触发器；并且
所述多个触发器中的每个触发器为d触发器。
16.根据权利要求14所述的电路，其进一步包括：
第一寄存器，所述第一寄存器用于存储来自所述第二多个逻辑门中的每个逻辑门的输出位；以及
第二寄存器，所述第二寄存器被耦合以接收指示时间延迟的经编程值；以及
多路复用器，所述多路复用器包含多个输入，其中所述第二多个触发器的所述数据输出耦合到所述多路复用器的输入。
17.根据权利要求16所述的电路，其中所述多路复用器经配置以基于源自于所述第二寄存器的经编程值的控制信号选择所述多路复用器的输入之一上的信号作为所述多路复用器的输出。
18.一种集成电路ic，其包括：
延迟评估电路，所述延迟评估电路被耦合以接收时钟和控制信号并且生成多个位，所述位指示针对所述时钟与所述控制信号之间的可变延迟量的建立定时裕度和保持定时裕度；
第一寄存器，所述第一寄存器用于存储来自所述延迟评估电路的所述多个位；
第二寄存器，所述第二寄存器经配置以存储可编程延迟值；以及
多路复用器，所述多路复用器耦合到所述延迟评估电路和所述第二寄存器，其中所述多路复用器从所述延迟评估电路接收多个经延迟控制信号并且响应于来自所述第二寄存器的选择信号而选择所述多个经延迟控制信号之一。
19.根据权利要求18所述的ic，其中所述延迟评估电路包含：
多个串联耦合的延迟缓冲器；
多个逻辑门，每个逻辑门包含第一输入和第二输入，每个逻辑门的所述第一输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器；以及
多个触发器，每个触发器包含数据输入和数据输出，所述数据输入耦合到所述逻辑门中的对应一个逻辑门的输出，并且所述数据输出耦合到对应逻辑门之一的所述第二输入。
20.根据权利要求18所述的ic，其中所述控制信号为系统参考sysref信号。