技术总结
一种电路(300)包含串联耦合的延迟缓冲器(110a，110b)和逻辑门(310a，310b)。每个逻辑门(310a，310b)包含第一输入(330)和第二输入(332)。每个逻辑门(310a，310b)的所述第一输入(332)耦合到所述延迟缓冲器(110a，110b)中的对应一个延迟缓冲器。所述电路(300)还包含多个触发器(320a，320b)。每个触发器(320a，320b)包含数据输入和数据输出。所述数据输入耦合到所述逻辑门(310a，310b)中的对应一个逻辑门的输出(334)，并且所述数据输出耦合到对应逻辑门(310a，310b)之一的所述第二输入(332)。
技术研发人员：R·C·塔夫脱
受保护的技术使用者：德州仪器公司
技术研发日：2018.04.13
技术公布日：2020.03.17