1.本发明有关于一种非整数除频器，尤指一种用于快闪存储器控制器的非整数除频器。
背景技术：
：：2.传统的除频器由串联的多个正反器来实现，并且该些正反器接收一输入时脉信号以产生其频率低于该输入时脉信号的频率的一输出时脉信号。在此类传统的除频器中，输出时脉信号的频率必须等于输入时脉信号的频率的(1/2^n)倍，其中“n”是由正反器的数量所决定的整数。另外，可以将非整数除频器设计为用以产生具有特定频率的一输出时脉信号，然而，非整数除频器通常具有相当复杂的电路设计。技术实现要素：3.本发明之一目的在于提供一种可透过改变设置而具有不同频率的非整数除频器，并且该非整数除频器具有更简单的电路设计，以解决上述的问题。4.本发明一实施例揭示了一种非整数除频器包含多个暂存器、一计数器、一控制信号产生器以及一时脉闸控电路。该些暂存器的至少一部分被设定为具有值，该计数器是用以依序地产生多个计数值，其中该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的，该控制信号产生器是用以依据接收到的计数值和对应的暂存器的值来产生一控制信号，该时脉闸控电路是用以参考该控制信号来屏蔽或不屏蔽一输入时脉信号，以产生一输出时脉信号。5.本发明另一实施例揭示了一种快闪存储器控制器，其中该快闪存储器控制器耦接至一快闪存储器模块，该快闪存储器模块包含至少一快闪存储器芯片，以及该快闪存储器控制器包含一存储器、一微处理器、一第一数位电路、一第二数位电路、一时脉信号产生器以及一非整数除频器，该存储器是用来储存一程序码，该微处理器是用来执行该程序码以存取该快闪存储器模块，该时脉信号产生器是用以产生一时脉信号以及一输入时脉信号，该非整数除频器包含多个暂存器、一计数器、一控制信号产生器以及一时脉闸控电路。该多个暂存器的至少一部分被设定为具有值，该计数器是用以依序地产生多个计数值，其中该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的，该控制信号产生器是用以依据接收到的计数值和对应的暂存器的值来产生一控制信号，该时脉闸控电路是用以参考该控制信号来屏蔽或不屏蔽一输入时脉信号，以产生一输出时脉信号，其中该第一数位电路透过使用该时脉信号来运作，以及该第二数位电路透过使用该输出时脉信号来运作。附图说明6.图1是依据本发明一实施例的一非整数除频器的示意图。7.图2是依据本发明一实施例的该非整数除频器的信号的时序图。8.图3依据本发明一实施例的一电子装置的示意图。9.【符号说明】10.30:电子装置11.100:非整数除频器12.110:时脉闸控电路13.120:控制器14.122:控制信号产生器15.130:计数器16.300:存储器装置17.310:存储器控制器18.312:微处理器19.312c:程序码20.312m:只读存储器21.314:控制逻辑电路22.331:编码器23.332:解码器24.333:随机化器25.334:去随机化器26.335:接口电路27.336:时脉信号产生器28.316:缓冲器29.318:传输接口电路30.320:快闪存储器模块31.350:主机装置具体实施方式32.图1是依据本发明一实施例的一非整数除频器(fractionalfrequencydivider)100的示意图。如图1所示，非整数除频器100包括一时脉闸控电路(clockgatingcircuit)110、一控制器120以及一计数器130，其中控制器120包含一控制信号产生器122和多个暂存器r1～rn。在本实施例中，非整数除频器100是一可改变配置(configurable)的除频器，即非整数除频器100可以使用不同的除数来除(divide)一输入时脉信号ck_in的频率以产生一输出时脉信号ck_out。33.在非整数除频器100中，暂存器r1～rn中的至少一部分是藉由另一电路提供的暂存器设定信息来设定的，以决定非整数除频器100的除数。举例来说，如果控制非整数除频器100以产生输出时脉信号ck_out，其频率是输入时脉信号ck_in的频率的7/9倍(即除数为9/7)，则九个暂存器r1～r9则可以依据另一个电路提供的暂存器设定信息而被选取来设定各项数值，例如，可以将暂存器r1～r9设定为具有七个1和两个0，即暂存器r1～r9的值可以用二进位表示为9’b1_1101_1101。34.计数器130可用以依据暂存器设定信息来重复地对控制器120产生一计数值cv。在本实施例中，计数值是从零到一数值，其中该数值等于由暂存器设定信息所设定的暂存器的数量。举例来说，若依据暂存器设定信息而选取九个暂存器r1～r9来设定数值，则计数器130可以依序地产生从「1」到”9”的计数值，且计数值cv＝1～cv＝9被重复产生。另外，计数器130在输入时脉信号ck_in的一个时脉周期中产生一个计数值cv，例如，计数器130在输入时脉信号ck_in的第一时脉周期产生计数值”1”，计数器130在输入时脉信号ck_in的第二时脉周期产生计数值”2”，计数器130在输入时脉信号ck_in的第三时脉周期产生计数器值”3”，依此类推。35.控制信号产生器122可用以依据计数值cv和暂存器r1～rn的至少一部分的值来产生一控制信号vc。具体地，当控制信号产生器122接收到计数值cv时，控制信号产生器122参考与接收到的计数值cv相对应的一个暂存器的值，以决定控制信号vc的准位。举例来说，假设计数值”1”至”9”分别对应于暂存器r1至r9，当控制信号产生器122接收到等于”1”的计数值cv时，若暂存器r1的值为”1”，则控制信号产生器122产生具有一第一逻辑值(例如，逻辑值”1”或高电压准位)的控制信号vc；若暂存器r1的值为”0”，则控制信号产生器122产生具有一第二逻辑值(例如，逻辑值”0”或低电压准位)的控制信号vc。当控制信号产生器122接收到等于”2”的计数值cv时，若暂存器r2的值为”1”，则控制信号产生器122产生具有该第一逻辑值的控制信号vc；若暂存器r2的值为”0”，则控制信号产生器122产生具有该第二逻辑值的控制信号vc。当控制信号产生器122接收到等于”3”的计数值cv时，若暂存器r3的值为”1”，则控制信号产生器122产生具有该第一逻辑值的控制信号vc；若暂存器r3的值为”0”，则控制信号产生器122产生具有该第二逻辑值的控制信号vc。鉴于以上所述，控制信号产生器122依据接收到的计数值cv和相对应的暂存器的值来连续地产生控制信号vc。36.时脉闸控电路110可用以参考控制信号vc以输出该输入时脉信号ck_in或不输出该输入时脉信号ck_in，以产生输出时脉信号ck_out。具体来说，时脉闸控电路110可以藉由一开关来实现，当控制信号vc具有该第一逻辑值时，时脉闸控电路110被致能(enable)以输出该输入时脉信号ck_in来产生该输出时脉信号ck_out；当控制信号vc具有该第二逻辑值时，时脉闸控电路110被禁用(disable)，使得输入时脉信号ck_in被屏蔽(mask)，且输出时脉信号ck_out不被触发转态(toggle)。37.图2是依据本发明一实施例的非整数除频器100的信号的时序图。如图2所示，输入时脉信号ck_in的每个时脉周期具有一高电压准位的时段和一低电压准位的时段，且当控制信号vc具有诸如该高电压准位的第一逻辑值(例如，如图2所示的第一时脉周期及第三时脉周期)时，输出时脉信号ck_out也具有一高电压准位的时段和一低电压准位的时段，即输出时脉信号ck_out的波形与输入时脉信号ck_in的波形相同；当控制信号vc具有该第二逻辑值，例如低电压准位(例如第二时脉周期和第六时脉周期)时，输出时脉信号ck_out在整个时脉周期内处于低电压准位。在图2所示的实施例中，在九个周期中，输入时脉信号ck_in具有九个致能时段(即具有高电压准位的时段)，但是输出时脉信号ck_out仅具有七个致能时段(即具有高电压准位的时段)，因此，可以将输出时脉信号ck_out的频率视为输入时脉信号ck_in的频率的7/9倍。38.在图2所示的实施例中，为了使输出时脉信号ck_out具有均匀分布的致能时段，不具有致能时段的两个时脉周期之间的距离越远越好。在一实施例中，输出时脉信号ck_out并不具有两个相邻时脉周期均不具有致能时段。39.非整数除频器100能够用于一电子装置中，以将输出时脉信号ck_out提供给数位电路，且输出时脉信号ck_out的频率可以在该电子装置的运作时段(runtime)中即时改变，即非整数除频器100可以连续输出该输出时脉信号ck_out而无需暂时停止产生输出时脉信号ck_out。具体而言，假设暂存器r1～r9分别具有值9'b1_1101_1101，且非整数除频器100的除数被控制为从9/7变为9/6，则暂存器r1～r9可以参考暂存器设定信息以使其具有值9'b1_1011_0110，并且输出时脉信号ck_out的频率可迅速变为输入时脉信号ck_in的频率的6/9倍。在另一实施例中，假设暂存器r1～r9分别具有值9'b1_1101_1101，并且非整数除频器100的除数被控制为从9/7变为7/6，则暂存器r1～r7可以参考暂存器设定信息以将其值设置为9'b111_0111，计数器130根据暂存器设定信息，依序地并重复地产生从”1”到”7”的计数值，并且快速将输出时脉信号ck_out的频率更改为输入时脉信号ck_in的频率的6/7倍。40.图3是依据本发明一实施例的一电子装置30的示意图，其中电子装置30可包含一主机装置(hostdevice)350以及一存储器装置(memorydevice)300。存储器装置300可被用以对主机装置350提供储存空间，并且从主机装置350获得一或多个驱动电压作为存储器装置300的电源。主机装置350的例子可包含(但不限于)：多功能行动电话(multifunctionalmobilephone)、穿戴装置、平板电脑(tablet)以及个人电脑(personalcomputer)诸如桌上型电脑及笔记型电脑。存储器装置300的例子可包含(但不限于)：固态硬碟(solidstatedrive,ssd)以及各种型式的嵌入式(embedded)存储器装置，例如符合快捷外设组件互联(peripheralcomponentinterconnectexpress,pcie)标准的嵌入式存储器装置等等。依据本实施例，存储器装置300可以包括快闪存储器控制器310，并且还可以包括快闪存储器模块320，其中快闪存储器控制器310可用以控制存储器装置300的运作以及存取快闪存储器模块320，且快闪存储器模块320系用以储存资讯。快闪存储器模块320可包含至少一快闪存储器芯片。41.如图3所示，快闪存储器控制器310可包含一处理电路(例如一微处理器312)、一储存单元(例如一只读存储器(read-onlymemory,rom)312m)、一控制逻辑电路314、一缓冲器316以及一传输接口电路118，其中上述元件可经由一汇流排(bus)彼此耦接。缓冲器316是以一静态随机存取存储器(staticram,sram)来实现，但本发明不限于此。缓冲器316可用以提供内部储存空间给快闪存储器控制器110，另外，本实施例的只读存储器312m可用以储存一程序码312c，且微处理器312可用以执行程序码312c以控制快闪存储器模块320的存取。请注意，在某些例子中，程序码312c可储存在缓冲器316或任何型式的存储器内。此外，控制逻辑电路314可用以控制快闪存储器模块320，且控制逻辑电路314可包含一编码器331、一解码器332、一随机化器(randomizer)333、一去随机化器(de-randomizer)334以及一接口电路335，其中接口电路335耦接至快闪存储器模块320。传输接口电路318可符合一特定通信标准(诸如串列高级技术附件(serialadvancedtechnologyattachment,sata)标准、外设组件互联(peripheralcomponentinterconnect,pci)标准、快捷外设组件互联标准(pcie)、通用快闪储存(universalflashstorage,ufs)标准等等)，且可依据该特定通信标准进行通信，举例来说，可以为了存储器装置300而和主机装置350进行通信，其中主机装置350可包含符合该特定通信标准的对应的传输接口电路，来和存储器装置300进行通信。42.在本实施例中，主机装置350可将主机指令与对应的逻辑地址(logicaladdress)传送至快闪存储器控制器310以存取存储器装置300，快闪存储器控制器310接收主机指令及逻辑地址，并将主机指令转换成存储器操作指令(可简称为操作指令)，并进一步以操作指令控制快闪存储器模块320来对快闪存储器模块320当中某些具有实体地址的存储器单元(例如数据页)进行读取(read)、写入(write)╱编程(program)等操作，其中实体地址对应于逻辑地址。43.在图3所示的实施例中，每个电路区块都需要时脉信号以便运作，并且非整数除频器100可用于除了传输接口电路318、微处理器312以及接口电路335之外的任何数位电路中。以图3为例，控制逻辑电路314还包括时脉信号产生器336和非整数除频器100，时脉信号产生器336可用以产生一时脉信号ck至接口电路335，其中时脉信号ck是一普通时脉信号而且不屏蔽一个时脉周期内的任何致能时段，即时脉信号ck的每个时脉周期均具有一高电压准位的时段和一低电压准位的时段。另外，时脉信号产生器336还可产生输入时脉信号ck_in至非整数除频器100，以使非整数除频器100产生输出时脉信号ck_out至编码器331、解码器332、随机化器333及/或去随机化器334，其中非整数除频器100可以从微处理器312接收暂存器设定信息以据此决定所使用的除数。44.在本发明的一个实施例中，快闪存储器控制器310可以至少在一正常模式和一省电模式下操作。当快闪存储器控制器310在正常模式下操作时，非整数除频器100可以被禁用，且编码器331、解码器332、随机化器333及/或去随机化器334藉由使用由时脉信号发生器336产生的时脉信号ck来运作。在另一个实施例中，当快闪存储器控制器310以正常模式操作时，微处理器112对非整数除频器100产生该暂存器设定信息，以将暂存器r1～rn的值设定为”1”，因为暂存器r1～rn中的每个暂存器者均具有值”1”，所以控制信号vc总是被致能，使得输出时脉信号ck_out等于输入时脉信号ck_in，因此，输出时脉信号ck_out可以被视为一普通时脉信号而不具有任何被屏蔽的致能时段，并且编码器331、解码器332、随机化器333及/或去随机化器334藉由使用由非整数除频器100产生的输出时脉信号ck_out来运作。45.当快闪存储器控制器310以省电模式操作时，快闪存储器控制器310可以以较慢的速度运作以减少功率消耗，在这种情况下，接口电路335仍然透过使用时脉信号ck来运作，然而，编码器331、解码器332、随机化器333及/或去随机化器334则是使用较低频的输出时脉信号ck_out。具体而言，当快闪存储器控制器310在省电模式下运作时，非整数除频器100被致能，微处理器312将暂存器设定信息发送到非整数除频器100以设置暂存器r1～rn的至少一部分，以进一步使暂存器r1～rn的一部分具有一或多个为”0”的值，因此，输入时脉信号ck_in的一些致能时段被时脉信号闸控电路110所屏蔽，以产生较低频的输出时脉信号ck_out。46.简而言之，在本发明的非整数除频器中，其可以使用简单的电路，例如计数器、暂存器以及时脉闸控电路来除输入时脉信号的频率以产生输出时脉信号，且该非整数除频器可以简单地由处理器控制以产生具有不同频率的输出时脉信号，因此，本发明非整数除频器可用于许多数位电路中以提供适当的时脉信号。47.以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。当前第1页12当前第1页12