技术特征：
1.一种非整数除频器，包含：多个暂存器，其中该多个暂存器的至少一部分被设定为具有值；一计数器，用以依序地产生多个计数值，其中该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的；一控制信号产生器，用以依据接收到的计数值和相对应的暂存器的值来产生一控制信号；以及一时脉闸控电路，用以参考该控制信号来屏蔽或不屏蔽一输入时脉信号，以产生一输出时脉信号。2.如权利要求1所述的非整数除频器，其特征在于，中该多个计数值的数量与该暂存器的该至少一部分的数量相同；若与该控制信号产生器接收到的该计数值相对应的暂存器具有一第一值，则该控制信号产生器产生的该控制信号具有一第一逻辑值；若与该控制信号产生器接收到的该计数值相对应的暂存器具有一第二值，则该控制信号产生器产生的该控制信号具有一第二逻辑值。3.如权利要求2所述的非整数除频器，其特征在于，当该控制信号具有该第一逻辑值时，该时脉闸控电路屏蔽该输入时脉信号，以使得该输出时脉信号不具有一致能时段；当该控制信号具有该第二逻辑值时，该时脉闸控电路不屏蔽该输入时脉信号，以使得该输出时脉信号是由该输入时脉信号所产生。4.如权利要求3所述的非整数除频器，其特征在于，该计数器于该输入时脉信号的一个时脉周期中仅产生一个计数值至该控制信号产生器；对于该输入时脉信号的每一时脉周期，当该控制信号具有该第一逻辑值时，该时脉闸控电路屏蔽该输入时脉信号，以使得该输出时脉信号在该时脉周期内不具有该致能时段，而当该控制信号具有该第二逻辑值时，该时脉闸控电路不屏蔽该输入时脉信号，以使得该输出时脉信号在该时脉周期内与该输入时脉信号相同。5.一种快闪存储器控制器，其中该快闪存储器控制器耦接至一快闪存储器模块，该快闪存储器模块包含至少一快闪存储器芯片，以及该快闪存储器控制器包含：一存储器，用来储存一程序码；一微处理器，用来执行该程序码以存取该快闪存储器模块；一第一数位电路以及一第二数位电路；一时脉信号产生器，用以产生一时脉信号以及一输入时脉信号；以及一非整数除频器，包含：多个暂存器，其中该多个暂存器的至少一部分被设定为具有值；一计数器，用以依序地产生多个计数值，其中该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的；一控制信号产生器，用以依据接收到的计数值和对应的暂存器的值来产生一控制信号；以及一时脉闸控电路，用以参考该控制信号来屏蔽或不屏蔽该输入时脉信号，以产生一输出时脉信号；其中该第一数位电路透过使用该时脉信号来运作，以及第二数位电路透过使用该输出时脉信号来运作。
6.如权利要求5所述的快闪存储器控制器，其特征在于，该多个计数值的数量与该暂存器的该至少一部分的数量相同；若与该控制信号产生器接收到的该计数值相对应的暂存器具有一第一值，则该控制信号产生器产生的该控制信号具有一第一逻辑值；若与该控制信号产生器接收到的该计数值相对应的暂存器具有一第二值，则该控制信号产生器产生的该控制信号具有一第二逻辑值。7.如权利要求6所述的快闪存储器控制器，其特征在于，当该控制信号具有该第一逻辑值时，该时脉闸控电路屏蔽该输入时脉信号，以使得该输出时脉信号不具有一致能时段；当该控制信号具有该第二逻辑值时，该时脉闸控电路不屏蔽该输入时脉信号，以使得该输出时脉信号是由该输入时脉信号所产生。8.如权利要求7所述的快闪存储器控制器，其特征在于，该计数器于该输入时脉信号的一个时脉周期内仅产生一个计数值至该控制信号产生器；以及对于该输入时脉信号的每一时脉周期，当该控制信号具有该第一逻辑值时，该时脉闸控电路屏蔽该输入时脉信号，以使得该输出时脉信号在该时脉周期内不具有该致能时段，而当该控制信号具有该第二逻辑值时，该时脉闸控电路不屏蔽该输入时脉信号，以使得该输出时脉信号在该时脉周期内与该输入时脉信号相同。9.如权利要求5所述的快闪存储器控制器，其特征在于，该非整数除频器为一可改变配置的除频器，且该微处理器对该非整数除频器产生一暂存器设定信息，以设定该多个暂存器以改变该非整数除频器的一除数。10.如权利要求9所述的快闪存储器控制器，其特征在于，该微处理器对该非整数除频器产生该暂存器设定信息是用以设定该多个暂存器，以在该非整数除频器的运作时段中即时改变该非整数除频器的该除数。11.如权利要求5所述的快闪存储器控制器，其特征在于，该快闪存储器控制器可选择性地在一正常模式或一节能模式下操作；当该快闪存储器控制器在该正常模式下运作时，该第一数位电路和该第二数位电路均透过该时脉信号来运作，且该非整数除频器被禁用；当该快闪存储器控制器在该节能模式下运作时，该第一数位电路透过该时脉信号来运作，而该第二数位电路则是利用该非整数除频器产生的该输出时脉信号来运作。12.如权利要求5所述的快闪存储器控制器，其特征在于，该第一数位电路是耦接至该快闪存储器控制器的一接口电路，且该第二数位电路是一编码器、一解码器、一随机化器或一去随机化器。
技术总结
本发明涉及一种非整数除频器以及快闪存储器控制器。该非整数除频器包含多个暂存器、一计数器、一控制信号产生器以及一时脉闸控电路。关于该多个暂存器，该多个暂存器的至少一部分被设定为具有值。该计数器用以依序地产生多个计数值，其中，该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的。该控制信号发生器用以依据接收到的计数值和相对应的暂存器的值来产生一控制信号。该时脉闸控电路用以参考该控制信号来屏蔽或不屏蔽一输入时脉信号，以产生一输出时脉信号。号。号。
技术研发人员：姚天行 李俊成 许胜一
受保护的技术使用者：慧荣科技股份有限公司
技术研发日：2021.03.31
技术公布日：2022/3/29