一种模数转换器及模数转换方法
【技术领域】
[0001] 本发明设及电子技术领域，尤其设及一种模数转换器及模数转换方法。
【背景技术】
[0002] 目前，随着计算机、通信和多媒体等技术的飞速发展，高新技术领域的数字化程 度不断加深。在先进的电子系统的前端和后端，都需要运用模数转换器（analog-digital converter,ADC)，特别是在雷达、声响、高速高分辨率的视频和图像显示、医疗成像、高性能 控制器和传输器W及包括各种无线电接收机在内的现代数字通信等应用方面，对高速、高 精度的ADC的性能要求越来越高。
[0003] 当前的高精度ADC为了同时兼顾高速性能，常常采用时序交织的方法，将多个高 精度ADC并联运作，组成多通道ADC，而对于与多通道ADC所对应多个时钟信号，在传统 的技术方案中是通过包括多个串联的D触发器的时钟生成器统一产生所对应多个时钟信 号，在该种传统的方案中，由于每一个时钟信号均经过了不同的D触发器和输出驱动，当 多个D触发器之间存在工艺偏差时，各个时钟的时钟偏移（timeskew) -般会达到皮秒 (Picosecond,PS)级，由于存在时钟偏移，会导致不同的ADC通道通过模数转换得到的频谱 上出现与时钟频率相关的谐波，从而影响了多通道ADC的转换精度，为了克服该个问题，现 有技术采用了如图1所示的做法，图1中包括两个并联设置的与口，分别用于接收一个输 入时钟信号，并采用一个同源时钟信号对两个与口各自接收的两个输入时钟信号进行重定 时，则两个与口分别进行与运算后得到的两个输出时钟信号的下降沿就由该同源时钟信号 的下降沿所确定，经过重定时后，该两个输出时钟信号之间的时钟偏移可W达到几百飞秒 (化mtosecond，fs)的量级，但是，在高速高精度交织ADC采样中，随着输入信号频率的提 高，几百飞秒量级的时钟偏移也难W满足线性度要求，因此亟需设计时钟偏移更低的时钟 生成器。
【发明内容】
[0004] 本发明实施例提供一种模数转换器W及模数转换方法，W实现更低级别的时钟偏 移，满足高速高精度交织模数转换器对于时钟偏移的要求。
[0005] 第一方面，本发明提供了一种模数转换器，包括：时钟生成器，包括M个传输口， 所述M个传输口用于接收周期性的第一时钟信号，并分别对所述第一时钟信号进行选通控 审IJ，生成M个第二时钟信号，其中，M为大于等于2的整数，所述第一时钟信号的每个周期中 包括M个时钟脉冲，所述M个第二时钟信号的周期与所述第一时钟信号的周期相等，且每个 第二时钟信号的每个周期中分别包括所述M个时钟脉冲中的一个时钟脉冲；M个ADC通道， 用于接收一个模拟信号，并分别在所述M个第二时钟信号的控制下，对所述模拟信号进行 采样W及模数转换，得到M个数字信号，其中每个ADC通道分别对应所述M个第二时钟信号 中的一个时钟信号；加法器，用于在数字域对所述M个数字信号相加，得到一个数字输出信 号。
[0006] 在第一方面的第一种可能的实施方式中，所述M个第二时钟信号各自的相位构成 公差为2JT/M的等差数列，2JT表示所述M个第二时钟信号的周期。
[0007] 结合第一方面或者第一方面的第一种可能的实施方式，在第二种可能的实施方式 中，所述M个ADC通道中的任一ADC通道包括串联的采样保持电路和模数转换电路，其中， 所述采样保持电路用于接收所述模拟信号，并在所述M个第二时钟信号中的一个时钟信号 的控制下，对所述模拟信号进行采样，得到第一采样信号，所述第一模数转换电路用于在所 述一个时钟信号的控制下对所述第一采样信号进行模数转换，得到一个数字信号。
[000引结合第一方面或者第一方面的第一种可能的实施方式或者第一方面的第二种可 能的实施方式，在第=种可能的实施方式中，所述M个传输口中包括至少一个互补金属氧 化物半导体CMOS传输n，P型金属氧化物半导体PMOS传输口或者N型金属氧化物半导体 NM0S传输口。
[0009] 结合第一方面的第=种可能的实施方式，在第四种可能的实施方式中，所述至少 一个CMOS传输口包括；PM0S管W及NM0S管，其中：所述PM0S管的源极与所述NM0S的漏极 W及所述至少一个CMOS传输口的信号输入端连结于一点，所述PM0S管的漏极与所述NM0S 管的源极W及所述至少一个CMOS传输口的信号输出端连结于一点，或者，所述PM0S管的源 极与所述NM0S的源极W及所述至少一个CMOS传输口的信号输入端连结于一点，所述PM0S 管的漏极与所述NM0S管的漏极W及所述至少一个CMOS传输口的信号输出端连结于一点； 所述信号输入端用于接收所述第一时钟信号，所述PM0S管的栅极和所述NM0S管的栅极分 别作为所述至少一个CMOS传输口控制端，用于在控制信号的作用下，对所述第一时钟信号 进行选通控制，W在所述信号输出端得到一个第二时钟信号并输出；其中，所述控制信号为 外部逻辑电路生成，或者由所述第一时钟信号通过逻辑运算得到。
[0010] 结合第一方面的第=种可能的实施方式或者第一方面的第四种可能的实施方式， 在第五种可能的实施方式中，所述PM0S管的栅极具体用于接收所述控制信号，所述NM0S管 的栅极具体用于接收所述控制信号的反相信号，W控制所述至少一个CMOS传输口的导通， 从而实现对所述第一时钟信号的选通控制。
[0011] 结合第一方面、第一方面的第一种可能的实施方式、第一方面的第二种可能的实 施方式、第一方面的第=种可能的实施方式、第一方面的第四种可能的实施方式和第一方 面的第五种可能的实施方式中的任意一种实施方式，在第六种可能的实施方式中，所述模 数转换器还包括；振荡器，用于生成所述第一时钟信号。
[0012] 结合第一方面、第一方面的第一种可能的实施方式、第一方面的第二种可能的实 施方式、第一方面的第=种可能的实施方式、第一方面的第四种可能的实施方式和第一方 面的第五种可能的实施方式中的任意一种实施方式，在第走种可能的实施方式中，所述第 一时钟信号为独立于所述ADC的系统时钟信号。
[0013] 结合第一方面、第一方面的第一种可能的实施方式至第一方面的第走种可能的实 施方式中的任意一种实施方式，在第八种可能的实施方式中，所述时钟生成器还包括缓冲 器，用于接收所述第一时钟信号并增强所述第一时钟信号的驱动能力，W及将驱动能力增 强后的所述第一时钟信号分别传输给所述M个传输口。
[0014] 第二方面，本发明提供了一种模数转换方法，用于模数转换器ADC，所述ADC包括： 时钟生成器、M个ADC通道W及加法器，其中，所述时钟生成器包括M个传输口，所述方法包 括：所述时钟生成器接收周期性的第一时钟信号，并通过所述M个传输口对所述所述第一 时钟信号进行选通控制，生成M个第二时钟信号，其中，M为大于等于2的整数，所述第一时 钟信号的每个周期中包括M个时钟脉冲，所述M个第二时钟信号的周期与所述第一时钟信 号的周期相等，且每个第二时钟信号的每个周期中分别包括所述M个时钟脉冲中的一个时 钟脉冲；所述M个ADC通道接收一个模拟信号，并分别在所述M个第二时钟信号的控制下， 对所述模拟信号进行采样W及模数转换，得到M个数字信号，其中每个ADC通道分别对应所 述M个第二时钟信号中的一个时钟信号；所述加法器在数字域对所述M个数字信号进行相 加，得到一个数字输出信号。
[0015] 在第二方面的第一种可能的实施方式中，所述M个第二时钟信号各自的相位构成 公差为2JT/M的等差数列，2JT表示所述M个第二时钟信号的周期。
[0016] 结合第二方面或者第二方面的第一种可能的实施方式，在第二方面的第二种可能 的实施方式中，还包括；所述时钟生成器接收所述ADC所在系统的系统时钟并作为所述第 一时钟信号，或者通过振荡生成所述第一时钟信号。
[0017] 第=方面，本发明提供了一种无线收发信机，包括：混频器和如前述第一方面、第 一方面的第一种可能的实施方式至第八种可能的实施方式中的任一所述的ADC;所述混 频器用于接收射频信号，并利用预设的本振信号对所述射频信号进行混频，得到模拟基频 信号；所述ADC用于接收所述模拟基频信号，并对所述模拟基频信号进行数模转换，得到一 个数字基频信号并输出。
[0018] 本发明提供的ADCW及无线收发信机中，由于ADC中的时钟生成器生成M个第二 时钟信号的过程中没有利用逻辑口，而是利用M个传输口直接对同源的第一时钟信号分别 进行选通控制而得到，因此，各个第二时钟信号之间的时钟偏移仅与各个传输口中的MOS 管的开关导通电阻有关，而当各个传输口导通时，各个传输口中的MOS管都处于深线性区， 则各个传输口的阔值电压变化对于开关导通电阻的不匹配所产生的影响很小，进而使得各 个第二时钟信号之间的时钟偏移非常小，因此，采用本发明所提供的ADC，可W实现更低级 别的时钟偏移，满足高速高精度交织模数转换器对于时钟偏移的要求。
【附图说明】
[0019] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可 W根据该些附图获得其他的附图。