系统就绪时钟分配芯片的制作方法
【专利说明】系统就绪时钟分配芯片
[0001]相关申请的交叉参考
[0002]本公开根据35USC§ 119(e)是于2014年2月4日提交、标题为“System Ready ina Clock Distribut1n Chip”的美国临时申请N0.61/935510的非临时申请并请求其权益，其全部公开的内容通过引用并入本文。
技术领域
[0003]所公开的技术涉及电子系统，更具体地，涉及产生时钟信号的电子系统。
【背景技术】
[0004]时钟产生电路可在通信系统中实现，以为电子系统提供多个时钟信号。一个或多个锁相环(PLL)通常用于回收有噪声基准时钟信号，也被称为参考信号，以及创建稳定的低抖动信号。锁相环可以用于例如频率合成器、通信系统、芯片到芯片的通信系统等或它们的任何组合。
[0005]时钟产生电路常常包括PLL，以将由PLL的压控振荡器产生的输出时钟信号锁定到输入参考时钟信号的相位。例如，高精度的可调谐压控振荡器可以锁相到嘈杂的参考时钟信号，以及PLL可以操作以抑制相位噪声和衰减抖动。时钟发生电路可以在集成电路中提供来自于嘈杂基准时钟的选择的多个低抖动时钟信号。
【发明内容】
[0006]本公开内容的一个方面是一种装置，它包括系统就绪电路和分频器以及相位控制电路。分频器和相位控制电路被配置为接收参考时钟信号，并提供输出时钟信号。输出时钟信号的每个相对于所述参考时钟信号进行频率划分。当他们每一个都具有相对于所述输出时钟信号的另一个输出时钟信号的设置相位时，所述输出时钟信号就绪。该系统就绪电路被配置为与分频器和相位控制电路进行通信，并提供指示所有的输出时钟信号中是否就绪的系统就绪信号。
[0007]当就绪时，输出时钟信号可分别具有相对于系统时钟信号的设置相位时，以及系统时钟信号可以具有比基准时钟信号较低的频率。
[0008]分频器和相位控制电路可包括多个可编程分频器以及一个或多个有限状态机。多个可编程分频器可被配置为频率划分基准信号。所述一个或多个有限状态机可被配置为控制所述可编程分频器，使得输出时钟信号每个具有所需的频率，以及每个具有相对于所述输出时钟信号的另一个时钟信号输出的设置相位。
[0009]该一个或多个状态机可以包括对应于每个时钟信号输出的单独状态机。该系统就绪电路可被配置为响应于每个单独状态机处于完成状态而切换所述系统就绪信号。可替换或另外地，该系统就绪电路可被配置为响应于每个单独状态机停止以请求具有比基准时钟信号的系统时钟信号较低的频率而切换所述系统就绪信号。
[0010]该一个或多个状态机可被配置为当就绪时至少部分通过控制多个可编程分频器中的一个或多个而使得每个输出时钟信号具有相对于输出时钟信号的另一输出时钟信号的设置相位。
[0011 ] 分频器和相位控制电路可包括多个可编程分频器和多个相位控制电路。多个可编程分频器可各自被配置为频率划分所述参考信号。所述多个相位控制电路的每一个可配置为从可编程分频器的相应一个接收输出，并调整从各分频器输出的相位。
[0012]输出时钟信号可以相对于所述参考时钟信号以整数除数进行频率划分。
[0013]该系统就绪电路可以体现在通过总线方式与分频器和相位控制电路通信的控制器。
[0014]该系统就绪电路和分频器和相位控制电路可以在单个芯片内实施。该装置可被配置为向单芯片的输出触点提供系统就绪信号。
[0015]该装置还可以包括锁相环。该锁相环可以向分频器和相位控制电路提供参考时钟信号。
[0016]该装置可以包括第二分频器和相位控制电路以及第二系统就绪电路。第二分频器和相位控制电路可以被配置为接收来自相位控制电路的输出时钟信号的第一时钟信号并提供第二输出时钟信号。第二输出时钟信号相对于所述输出时钟信号的第一输出时钟信号分频，并且当就绪时每个都具有相对于另一第二输出时钟信号的设置相位。第二系统就绪电路可以被配置为响应于每个第二输出时钟信号就绪的指示进行切换第二系统就绪信号。
[0017]本公开内容的另一个方面是时钟分配芯片，包括锁相环、分频器和相位控制电路以及控制器。所述锁相回路被配置为生成参考时钟信号。所述分频器和所述相位控制电路被配置为接收来自锁相环的参考时钟信号，并提供相对于基准时钟信号分频的输出时钟信号。当就绪时，每个输出时钟信号具有设置相位。外部于时钟分配芯片，所述控制器被配置为提供表示每个输出时钟信号是否就绪的系统就绪信号。
[0018]控制器可被配置为从锁相环接收锁定检测信号，并响应于锁定检测信号指示所述锁相环被锁定而向分频器和相位控制电路提供控制信号。时钟分配芯片可进一步包括配置为提供输入到锁相环的其它锁相环。
[0019]本公开内容的另一个方面是检测输出时钟信号就绪的一种电子实现方法。所述方法包括:接收请求以提供具有所需频率和已知相位的输出时钟信号。所述方法进一步包括控制分频器和相位控制电路，使得所述分频器和所述相位控制电路产生具有所需频率和已知相位的输出时钟信号。所述分频器和所述相位控制电路使用基准信号产生输出时钟信号。另外，所述方法包括:监测所述输出时钟信号是否已就绪，并切换系统就绪信号。响应于确定每个输出时钟信号就绪，所述系统就绪信号被触发。
[0020]所述方法可以进一步包括检测该锁相环被锁定，其中，所述锁相环提供所述基准信号，并且其中响应于检测到所述锁相环被锁定而启动控制。所述方法可以进一步包括检测其它锁相环被锁定，其中，所述其它锁相环向所述锁相环提供输入，并且其中响应于检测到锁相环以及其他锁相环都被锁定而启动控制。
[0021]监测所述输出时钟信号是否就绪可以包括:检测所述分频器和所述相位控制电路的一个或多个状态机是否处于完成状态，和/或检测一个或多个状态机是否已不再要求系统时钟信号，所述系统时钟信号具有比基准信号较低的频率。
[0022]为了概括本公开的某些方面，已在本文中描述发明的优点和新颖性特征。但是应该理解，不一定所有这些优点可以按照任何本发明的特定实施例来实现。因此，本发明可体现或实现或优化如本文所教导的一个优点或一组优点，而不一定实现如本文所教导或建议的其他优点。
【附图说明】
[0023]这些附图和本文中所提供的相关的描述用于提供具体实施例，并不意在限制。
[0024]图1是根据一个实施例的包括时钟生成电路的通信系统的示意图。
[0025]图2是根据一个实施例具有控制器和分频器以及相位控制电路的时钟产生电路的示意图。
[0026]图3是表示根据一个实施例时钟产生电路的控制器、分频器和相位控制电路的示意图。
[0027]图4是示出根据实施例的时钟产生电路的多个分频器和相位控制电路的级联实施方式的示意图。
[0028]图5是根据一个实施例的时钟生成电路的相位控制系统的状态图。
[0029]图6是根据一个实施例确定输出时钟信号就绪的过程的流程图。
【具体实施方式】
[0030]实施例的以下详细描述提出了本发明的具体实施例的各种描述。然而，本发明可以以许多不同方式体现，如由权利要求书定义和涵盖。在本说明书中，参考附图，其中类似的附图标记可以指示相同或功能相似的元件。应该理解，在图中所示的元件不一定按比例绘制。此外，应当理解，包括本文所讨论的创新的系统可包括比示出更多的元件和/或任何附图中示出元件的子集。
[0031]时钟产生电路可在通信系统中实现，以为电子系统提供多个时钟信号。一个或多个锁相环(PLL)通常用于回收噪声参考时钟信号，其也可以被称为参考信号，并创建相对稳定的低抖动信号。PLL可用于锁定基准信号到压控晶体振荡器(VCXO)或者任何稳定的振荡器。为了增加锁定信号的频率，两个PLL可以级联以产生具有频率高于该晶体振荡器的输出时钟信号。
[0032]通信系统通常包括通过网络提供的同步基准时钟信号。该网络通常分配同步基准时钟信号到网络的每个节点，其中，所述同步基准时钟信号被恢复，并本地用于同步定时。
[0033]同步基准时钟信号通常局部恢复为具有相对较低噪声和抖动的本地参考时钟信号。本地参考时钟信号进而可提供相对稳定的清洁源，其被PLL锁相到同步参考时钟信号。这可以提供所希望相位和频率的参考时钟信号，但具有更好的短期抖动和噪声。
[0034]通信系统内的子系统通常比本地参考时钟信号操作更高的频率，但通常是基准时钟信号的整数倍并在已知相位操作。已知相位可以是相对于参考时钟信号和/或相对于其它本地参考时钟信号。已知相位可以是确定性的。当相位锁定时，高频电压控制振荡器可用于为子系统产生其它较高频率的时钟信号。从高频压控振荡器产生的参考时钟信号可以依次由分频电路分频，以提供通常具有在整数分倍数的基准时钟信号时钟频率的频率的多个输出时钟信号。
[0035]用于高频应用的分频器电路可引入随机相位误差。相应地，该多个输出时钟的相位信号优选地相对于具有比多个输出时钟信号的每个较低频率的系统参考信号是可以控制并设置。该系统参考信号可在通信系统内提供。该系统参考信号，其也可以被称为黄金参考信号，通常是基准时钟信号的时钟频率的整分倍数。例如，参考时钟信号可以具有约122.55兆赫的频率，而该系统的参考信号可以提供具有大约8kHz的频率。
[0036]所述多个输出时钟信号可以由系统控制器来控制。系统控制器可以是单片集成电路芯片的一部分，其包括分频器和提供输出时钟信号的相位控制电路。单片集成电路还可以包括一个或多个锁相环。提供所述多个输出时钟信号的分频器和相位控制电路可通过控制器被配置为控制所述输出时钟信号的相位和频率。分频器和相位控制器可以提供输出时钟信号具有可编程的频率和确定相