，以产生分频的参考信号REF。PLL控制电路205可进一步用于监测OR连接信号RCX何时不可靠。
[0054]如图2所示，第一 PLL器204a从第一 PLL输入时钟信号RCl生成本地时钟信号LCLK。在某些配置中，第一 PLL 204a可以被实现为具有相对低的环路带宽，以提供相对高量的抖动衰减。例如，第一 PLL输入时钟信号RCl可以是嘈杂和/或间歇性信号，以及执行具有相对较低的环路带宽的第一 PLL 204a可以降低本地时钟信号Lclk的抖动。在图示的配置中，第二 PLL 204b使用本地时钟信号LCLK的缓冲版本，作为参考时钟信号的频率合成。以这种方式级联两个或更多的PLL可以有助于降低由时钟产生电路102产生的输出时钟信号中的相位噪声和/或降低抖动。虽然图2示出了使用两个PLL的级联结构，本文的教导也适用于使用更多或更少的PLL时钟产生电路。
[0055]在图示的配置中，第一 PLL 204包括第一相频检测器和电荷泵(PFD/CP) 207a、电荷泵输出开关217a、第一环路滤波器208a、VCX0112、时钟缓冲器219a和第一反馈分频器218a。时钟缓冲器219a缓冲本地时钟信号LCLK，以产生缓冲的时钟信号BCLK，其使用第一反馈分频器218a分频，以产生用于第一 PFD/CP 207a的第一反馈时钟信号VCO。电荷泵输出开关217a接收三态信号TRI，其用于选择性地禁用第一 PLL204a的反馈环路。故障保持电路240的输出也通过故障保持开关217b被电连接到第一环路滤波器208a的输入。第一环路滤波器208a产生第一调谐电压Vtune，其被提供作为输入到VCXO 216a。VCXO 216a产生本地时钟信号LCLK，其可具有随着调谐电压Vtune的电压电平发生变化的振荡频率。
[0056]在某些配置中，第二 PLL204b可以是高频率PLL，被设计成接收低频的缓冲输入时钟BCLK，例如约122.88兆赫，并提供更高频率的第二本地时钟信号LCLK2到分频和定相块282，例如约2457.6兆赫。
[0057]分频和定相块282可以生成相对于第二个PLL 204b输出分频并具有已知相位的时钟信号。时钟缓冲器284a-284d可缓冲由分频和定相块282所产生的时钟信号。
[0058]在图示的配置中，第二 PLL 204b包括第二 VCXO分频器215、第二输入时钟分频器206b、第二 PFD/CP 207b、第二环路滤波器208b、压控振荡器216b以及第二反馈分频器218b。在某些实施例中，第二 PLL 204b的一般操作可类似于第一 PLL 204a，除了它不使用具有保持开关的故障保持电路，也不使用电荷泵输出开关。压控振荡器216B可以是高频压控振荡器，并且可以是锁相，以产生参考时钟信号LCLK2，其被提供作为第二反馈分频器218B的输入和作为分频和定相块282的输入。
[0059]控制模块252和分频器和相位控制电路254可以确定输出时钟信号OCLKl到OCLKn何时就绪。在输出时钟信号OCLKl到OCLKn可以在系统内提供之前，第一 PLL 204a和第二 PLL 204b应该实现相位锁定，并在稳定状态条件操作。控制模块252可从第一 PLL204a的第一锁定检测电路280b接收第一锁定检测信号XLDl并从第二锁相环204b的第二锁定检测电路280a接收第二锁定检测信号XLD2。如果第一 PLL 204a或第二 PLL 204b还没有达到相位锁定，则控制模块252内的控制器278可以禁用分频器和相位控制电路254，或将分频器和相位控制电路254设置为等待状态。在分频器和相位控制电路254和控制模块252之间的信息通信可以通过携带内部控制信号XINT的总线发生。当第一 PLL 204a和第二 PLL 204b到达相位锁定时，第一锁定检测电路280a可以发送指示第一锁相环装置204a取得锁定的第一锁定检测信号XLD1，以及第二锁定检测电路280b可以发送指示第二 PLL204b取得锁定的第二锁定检测信号XLD2。在这一点上，控制器278可以改变内部控制信号XINT的所选择的一个的逻辑状态以启动输出时钟配置操作，用于调节输出时钟信号具有所需频率和已知相位。可替代地，时钟检测信号XLDl和XLD2可以提供给在分割和定相块282中的电路，以及该电路可以提供两个PLL是否被锁定的指示。内部控制信号XINT可以在控制器278和划分和定相块282的有限状态机之间携带信息。例如，内部控制信号XINT可以提供信息给有限状态机，以设置一个或多个输出时钟信号在希望的频率和/或指示一个或多个有限状态机是否已完成操作，使得输出时钟信号具有所需频率和已知相位。一旦输出时钟配置操作完毕，控制器278可以改变系统就绪信号SysReady的状态，以指示输出时钟信号OCLKl到OCLKn就绪。如图2所示，系统就绪信号SysReady可以由控制器278的系统就绪电路279来提供。完成由输出时钟配置操作定义的所有操作可以定义系统何时就绪的。控制器278和分频器和相位控制电路254之间的通信可允许控制器278检测所有的输出时钟OCLKl到OCLKn是否就绪并改变系统就绪信号SysReady的状态。
[0060]系统就绪信号SysReady可以提供指示到组件或时钟生成电路102外部的系统块:输出时钟信号就绪。这可以在各种情况下有利，特别是在包括数据转换器和处理模块的时钟分配系统中。作为一个例子，该系统就绪信号SysReady可用于支持JESD204B信令标准的系统。在这个协议中，系统就绪信号SysReady能够提高整个系统中传送时钟输出状态效率。
[0061]除了从第一锁定检测电路280A和第二锁定检测电路280B接收信息，控制模块内的控制器278252还可以接收时钟发生电路102的外部信号。控制器278可支持串行端口接口(SPI)通信、其它类型的中断、通用输入输出(GP1)的通信等或它们的任意组合。
[0062]图3是根据一个实施例的时钟产生电路的控制模块252和分频器和相位控制电路254的示意图。图3的控制模块252和分频器和相位控制电路254是图2的时钟发生电路102的控制模块252以及分频和相位控制电路254的示例实施例。在图3的配置中，提供分频器和相位控制电路254和控制模块252的示例实施例的进一步细节。
[0063]在图3中，分频器和相位控制电路254被配置为接收参考时钟信号LCLK2并提供输出时钟信号OCLKl到OCLKn。输出时钟信号OCLKl到OCLKn相对于基准时钟信号LCLK2频率划分。当就绪时，输出时钟信号OCLKl到OCLKn的每个都具有相对于输出时钟信号的另一个输出时钟信号的设置相位。控制模块252的系统就绪电路279与分频器和相位控制电路254进行通信。系统就绪279被电路配置以提供指示所有的输出时钟信号OCLKl到OCLKn是否就绪的系统就绪信号SysReady。因此，可以外部于时钟分配芯片提供系统就绪信号SysReady，以指示所有的输出时钟OCLKl到OCLKn何时就绪。
[0064]如图所示，分频器和相位控制电路254接收该参考时钟信号LCLK2并提供输出时钟信号0CLK1、0CLK2和OCLKn。如结合图2所讨论的，输出时钟信号0CLK1、0CLK2和OCLKn可以分别在时钟缓冲器的输出284a到284d提供。另外，分频器和相位控制块254可以接收来自控制模块252的控制信号，用于设定所述输出时钟信号0CLK1、0CLK2和OCLKn的频率和/或相位。分频器和相位控制块254能够发送状态信号给控制模块252，以信号通知输出时钟信号0CLK1、0CLK2和OCLKn何时就绪。当所有这些信号均达到其中频率稳定的稳定状态以及输出时钟信号具有相对于彼此的设置相位关系时，输出时钟信号0CLK1、0CLK2和OCLKn可以就绪。此外，一旦到达稳态，输出时钟信号可以稳定到它们的预期频率和相位。在分频器和相位控制电路254和控制模块252之间的通信可以通过使用一个或多个总线来实现。
[0065]尽管图3示出了其中分频器和相位控制电路254可产生三个输出时钟信号的结构，本文的教导适用于和该产生更多或更少的输出时钟信号的分配器和相位控制电路。
[0066]图3的分频器和相位控制电路254包括分频和定相块282。所示出的分割和定相块282包括三个平行的信号路径:第一信号路径LCLK2，具有接收参考时钟信号并提供基准时钟信号的分频版本的第一输出分频器290a，以及第一输出相位电路292a，其接收参考时钟信号的频率分频版本并提供具有相对于参考时钟信号的分频版本相位调整的第一时钟缓冲器284a的输入；第二信号路径，具有接收该参考时钟信号LCLK2并提供参考时钟信号的第二分频版本的第二输出分频器290b，以及接收该第二分频的基准时钟信号的版本并提供相对于所述参考时钟信号的第二分频版本相位调整的第二时钟缓冲器284b的输入的第二输出定相电路292b ;和第三信号路径，具有第三输出分频器290，其接收该参考时钟信号LCLK2并提供基准时钟信号的第三频率分频，以及第三输出定相电路292c，其接收基准时钟信号的第三分频版本并提供相对于所述参考时钟信号的第三频率分频版本相位调整的第四时钟缓冲器284d的输入端。每个信号路径用于分频并以通过控制器278的控制信号确定的量移位基准时钟信号LCLK2的相位。
[0067]尽管图3示出其中分频和定相块282示出了三个平行的信号路径的结构，在此的教导也适用于包括更多或更少的信号路径的划分和定相块。
[0068]为了单独地控制输出时钟信号OCLK1、OCLK2和OCLKn的相位和频率，划分和定相块282可包括第一有限状态机294a、第二有限状态机294b和第三有限状态机294c。每个有限状态机可以从控制器278接收一个或多个控制信号