一种改进型全数字逐次逼近寄存器延时锁定环系统的制作方法
【技术领域】
[0001] 本实用新型设及半导体和集成电路设计技术领域，尤其设及一种改进型全数字逐 次逼近寄存器延时锁定环系统。
【背景技术】
[0002] 目前，互补金属氧化物半导体（ComplementaryMetalOxide Semicon化ctor,CMO巧技术的发展，极大地提高了系统巧片（Systemon化ip,SoC)的复 杂度和工作频率，导致巧片功耗的剧烈增加。多核系统巧片或便携式电子设备中的处理器 通常采用动态电压/频率调整值ynamicVoltage/RrequencyScaling,DVF巧技术来降低 工作功耗，而工作频率的动态改变给基于全数字逐次逼近寄存器延时锁定环（Successive ApproximationRegister-controlledDelay-LockedLoop,SA畑LL)的时钟偏差消除电路 (时钟同步电路）提出了新的挑战；第一、SARD化应具有尽可能宽的工作频率范围；第二、 SARD化必须具有尽可能快的锁定速度（尽可能短的锁定时间）；第S、SARD化必须没有谐 波锁定（假锁）、零延时陷阱等问题。因此设计一个同时满足上述S个要求的全数字SARD化 系统是当前需要解决的问题。
[0003] 现有技术方案中，针对DVFSSoC所设计的SA畑化系统一般由逐次逼近寄存器 (SuccessiveApproximationRegister,SAR)控制器、可复位数字控制延时线巧esett油le DigitallyControlledDelayLine,畑CDL)、时序控制器、鉴相器、采样器、数据选择器和一 些缓冲器构成，该SARD化系统存在两个缺点：第一、因为采用的是基本SAR控制器，所W存 在锁定速度不够快的问题，锁定时间为3*N个输入参考信号的时钟周期，其中N为SAR控制 字D的位数；第二、延时线单元由于采用两个二选一数据选择器增加了延时线所占用的巧 片面积，或者由于采用前置延时电路（PrepositiveDelayCircuit,PDC)限制了系统的最 高工作频率。
【发明内容】
[0004] 本实用新型的目的是提供一种改进型全数字逐次逼近寄存器延时锁定环系统，在 保证宽频率范围工作时无谐波锁定和零延时陷阱问题的前提下，加快了系统的锁定速度， 提高了系统的最高工作频率，同时拓宽了系统的工作频率范围，并减小了巧片面积和降低 了系统功耗，进而提高了SAR化L系统的性能，W满足DVFSSoC对时钟偏差消除电路的要 求。
[0005] 一种改进型全数字逐次逼近寄存器延时锁定环系统，所述系统包括；2-b逐次逼 近寄存器SAR控制器、时序控制器、=个采样器、独热码译码器、一个主可复位数字控制延 时线RDCDL和两个辅助RDCDL其中；
[0006] 所述2-b逐次逼近寄存器SAR控制器分别与所述时序控制器、独热码译码器、=个 采样器和两个辅助RDCDL电连接；
[0007] 所述独热码译码器与所述主可复位数字控制延时线畑CDL电连接；
[000引其中，所述主可复位数字控制延时线畑CDL为包含64个延时单元的改进型畑CDL ;所述辅助RDCDL为包含16个延时单元的改进型RDCDL ;
[0009] 且所述改进型RDCDL中的每个延时单元包括两个与口和两个或非口。
[0010] 所述2-b逐次逼近寄存器SAR控制器产生的控制字D[5:0]控制所述主可复位数 字控制延时线RDCDL的延时量，且所述2-b SAR控制器产生的控制字d[l:0]控制所述两个 辅助畑CDL的延时量。
[0011] 由上述本实用新型提供的技术方案可W看出，该SARD化系统加快了锁定速度，提 高了系统的最高工作频率，同时拓宽了系统的工作频率范围，并减小了巧片面积和降低了 系统功耗，进而提局了SAR化L系统的性能。
【附图说明】
[0012] 为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要 使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施 例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可W根据该些附图 获得其他附图。
[0013] 图1为本实用新型实施例所提供的改进型SARD化系统结构示意图；
[0014] 图2为本实用新型实施例所述延长线上相位比较示意图；
[0015] 图3为本实用新型实施例所述改进型RDCDL的结构示意图；
[0016] 图4为本实用新型所举实例工作过程的时序图；
[0017] 图5为本实用新型所举实例中当输入时钟ref_clk的频率为250MHz时HSIM?的 仿真结果示意图；
[00化]图6为本实用新型所举实例中当输入时钟ref_c化的频率为IGHz时HSIM?慨仿 真结果示意图；
[0019] 图7为本实用新型所举实例中当输入时钟ref_c化的频率为2GHz时HSIM''的仿 真结果示意图。
【具体实施方式】
[0020] 下面结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清 楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实 施例。基于本实用新型的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获 得的所有其他实施例，都属于本实用新型的保护范围。
[0021] 下面将结合附图对本实用新型实施例作进一步地详细描述，如图1所示为本实用 新型实施例所提供改进型SARD化系统结构示意图，所述SARD化系统主要包括；2-b逐次逼 近寄存器（2-bit Successive Approximation Register, 2-b SAR)控制器、时序控制器、S 个采样器、独热码译码器、一个主可复位数字控制延时线RDCDL和两个辅助RDCDL其结构 连接关系为：
[0022] 所述2-b SAR控制器分别与所述时序控制器、独热码译码器、=个采样器和两个辅 助畑CDL电连接；
[0023] 所述独热码译码器与所述主畑CDL电连接；
[0024] 具体实现中，信号start是整个系统的启动信号，当其为逻辑低电平时，SAR控制 器和时序控制器被初始化，当其为逻辑高电平时，系统开始工作；
[0025] 时序控制器用于产生所述SARD化系统各个模块所需的信号；
[0026] 所述2-b SAR控制器在所述时序控制器产生的时钟信号sar_clk的控制下，产生 控制字D和山当D的每一位数值都确定时，信号stop变为逻辑高电平；其中，控制字D经独 热码译码器产生用于主畑CDL的选择信号scode [63:0]，控制字d用于控制两个辅助畑CDL 的延时量；
[0027] 上述信号stop控制一个二选一数据选择器，当其为逻辑低电平时，信号DCDL_in 为clk_edge，系统工作在捜索模式；当其为逻辑高电平时，信号DCDL_in为系统的输入参考 时钟信号ref_dk，系统工作在正常模式。
[002引进一步的，时钟信号DCDL_in依次通过所述SA畑化系统的主畑CDL、两个辅助 畑CDL分别给出所述SA畑化系统的输出时钟信号DCDL_out和相位比较时钟信号comp_ C化1、。01]19_(3化2、(3〇1]19_(3化3，分别用于^个采样器的输入时钟。进一步的，所述2-6 54尺控 制器采用2-bSAR算法，W加快所述SARD化系统的锁定速度；该