2-bSAR算法是对传统基 本SAR算法的改进，目的在于加速SARD化的捜索速度。具体来说，传统的SAR算法在SAR 控制器时钟信号sar_clk的一个周期内只能决定控制字D的一位数值，而利用2-bSAR算 法能在SAR控制器时钟信号sar_clk的一个周期内决定出控制字D的两位数值，其锁定速 度比传统SAR算法提高一倍，即锁定时间缩短为传统SAR算法的一半。
[0029] 进一步来说，在2-bSAR算法的每一步，确定控制字D中的两位数值，如图2所示 为本实用新型实施例所述延长线上相位比较示意图，图2中：输入时钟DCDL_in需要和S 个时钟相位比较，因此要求延时线在相位上等间隔地输出S个比较时钟comp_dkl、comp_ c化2和comp_dk3,且该S个比较时钟完全覆盖每一步捜索的总相位。
[0030] 延时线的配置如图1所示，该里2-b SAR控制器输出的控制字D[5:0]控制主 RDCDL(包含64个延时单元）的延时量，2-b SAR控制器输出的控制字d[l:0]控制两个辅 助RDCDL(包含16个延时单元）的延时量。
[003U 在开始时，控制字D[5:0]初始化为"010000"，即主畑CDL提供的延时量为l/4Dm。,， Dm。,为主畑CDL的总延时量，两个辅助畑CDL提供的延时量也分别为1/4Dm。,。=个采样器的 输出结果compl、comp2和comp3对应A、B、C、D四种情况，其中A表示图2中延时线上的第 一个四分之一、B表示第二个四分之一、C表示第S个四分之一、D表示第四个四分之一。 [0032]然后根据compl、comp2和comp3的值，在下一步中，控制字D[5:0]的值是 "000100"、"010100"、"100100"和"110100"中的一种，如图 2 所示，也分别对应于A、B、C、 D四种情况。
[003引另外，上述主畑CDL为包含64个延时单元的改进型畑CDL ;辅助畑CDL为包含16个延时单元的改进型RDCDL ;该改进型RDCDL中的每个延时单元包括两个与口和两个或非 n，W减小巧片的面积，并提高系统的最高工作频率。
[0034] 如图3所示为本实用新型实施例所述改进型畑CDL的结构示意图，该改进型畑CDL 中的每个延时单元均包括两个与口和两个或非口，如图3中的虚线框所示。与现有技术中 的RDCDL单元相比，少了两个二选一数据选择器，从而能够减小巧片的面积；同时与现有的 RDCDL单元相比少了前置延时电路，减小了系统的固有延时，从而提高了系统的最高工作频 率。
[0035] 图3中；信号scode决定了输入时钟DCDL_in从哪个延时单元进入到畑CDL，信号 rst_dcdl为高电平时完成对畑CDL的复位，清除上一步残留在其中DCDL_in的信号。
[0036] 另外，具体实现中，本实用新型实施例中2-bSAR控制器的控制字D的位数为6位， 还可W进一步通过增加所述控制字D的位数来降低最低工作频率，达到拓宽工作频率范围 的目的。
[0037] 下面W具体的实例对本实用新型实施例改进型SARD化系统的工作过程进行描 述，如图4所示为本实用新型所举实例工作过程的时序图，参考图4 :
[003引 ^立个ref_c化周期为一组，决定控制字中的两位数值。开始时，SAR控制器输出 的控制字D[5:0]被初始化为"010000"，主RDCDL和两个辅助RDCDL都提供l/4Dm"的延时 量。
[0039] 在第一个ref_c化时钟周期，窄脉冲信号dk_edge被产生并进入主畑CDL中。在 sample_range的高电平结束时，clk_edge没有出现在clkl端口，说明提供的延时量过长。
[0040] 在第二个ref_c化时钟周期，SAR控制器时钟信号sar_dk的上升沿到来，控制字 D[5:0]变为"000100"，控制字D[5:0]的最高位和次高位的值被确定，同时信号rst_dcdl 完成对主RDCDL的复位。
[004U 在第S个ref_clk时钟周期，信号完成采样器和时序控制器中触发器的 复位。
[0042] 从第四个ref_clk时钟周期开始新的S个时钟周期为一组的工作过程，直至控制 字D[5:0]的所有位的值都被确定为止。
[0043] 为更好地验证本实用新型实施例所述SARD化系统的优异性，下面W具体实例进 行说明，首先采用TSMCCMOS65nm低功耗工艺和全数字集成电路设计流程实现图1所示的 改进型SARD化系统。核屯、电路的版图面积为0. 0083mm2,晶体管级后仿真结果显示，在1. 2V 电源电压和25°C工作条件下，其功耗为0. 72mW@2GHz，工作频率范围是250MHZ-2GHZ，在整 个工作频率范围内其锁定速度恒为9个ref_cIk时钟周期。
[0044] 进一步的，当输入时钟ref_c化的频率为250MHz、l細Z和2細Z时，HS1M"脚仿 真结果分别如图5、6和7所示，从图5、6和7可知；在整个工作频率范围内，锁定速度恒为 9个ref_clk时钟周期，且没有谐波锁定和零延时陷阱问题。
[0045] 而利用本实用新型所述SARD化系统与现有技术其他方案（[1]和巧])的各参数 对比如下表1所示：
[0046]
【主权项】
1. 一种改进型全数字逐次逼近寄存器延时锁定环系统，其特征在于，所述系统包括： 2-b逐次逼近寄存器SAR控制器、时序控制器、三个采样器、独热码译码器、一个主可复位数 字控制延时线RD⑶L和两个辅助RD⑶L，其中： 所述2-b逐次逼近寄存器SAR控制器分别与所述时序控制器、独热码译码器、三个采样 器和两个辅助RD⑶L电连接； 所述独热码译码器与所述主可复位数字控制延时线RD⑶L电连接； 其中，所述主可复位数字控制延时线RD⑶L为包含64个延时单元的改进型RD⑶L ;所 述辅助RD⑶L为包含16个延时单元的改进型RD⑶L ; 且所述改进型RDCDL中的每个延时单元包括两个与门和两个或非门。
2. 根据权利要求1所述的系统，其特征在于， 所述2-b逐次逼近寄存器SAR控制器产生的控制字D [5:0]控制所述主可复位数字控 制延时线RD⑶L的延时量，且所述2-b SAR控制器产生的控制字d[l :0]控制所述两个辅助 RD⑶L的延时量。
【专利摘要】本实用新型公开了一种改进型全数字逐次逼近寄存器延时锁定环系统，包括：2-b SAR控制器、时序控制器、三个采样器、独热码译码器、一个主RDCDL和两个辅助RDCDL，2-b SAR控制器分别与时序控制器、独热码译码器、三个采样器和两个辅助RDCDL电连接；独热码译码器与主RDCDL电连接；其中，主RDCDL为包含64个延时单元的改进型RDCDL；辅助RDCDL为包含16个延时单元的改进型RDCDL；且改进型RDCDL中的每个延时单元包括两个与门和两个或非门。该SARDLL系统加快了锁定速度，提高了系统的最高工作频率，并减小了芯片面积和降低了系统功耗，进而提高了SARDLL系统的性能。
【IPC分类】H03L7-08
【公开号】CN204517790
【申请号】CN201520109215
【发明人】徐太龙, 黄慧, 李珊红, 胡学友, 高先和, 纪平, 张倩, 郑娟, 谭敏, 顾涓涓, 王俊, 彭春雨, 李正平, 谭守标, 陈军宁
【申请人】合肥学院
【公开日】2015年7月29日
【申请日】2015年2月12日