帧头快速同步系统及方法
【技术领域】
[0001] 本发明涉及帧头快速同步系统及方法，属于卫星数传数据接收处理技术领域。
【背景技术】
[0002] 在通信领域，帧头同步是数据处理中最为重要的一环，它是后续数据处理的基础。 目前卫星数传数据的格式大多遵循CCSDS制定的AOS数据格式标准，该标准要求数据下传 以数据帧为单位，数据帧起始以约定的数据帧头为标志，数据以流的形式下传到地面站。因 此帧头同步是卫星数传数据接收处理的第一要素，目前，随着数据码速率从传统的Mbps级 别攀升到Gbps级别，留给帧头同步的时间越来越短，现有对帧头同步的方法已不能满足数 据处理的速度要求。
【发明内容】
[0003] 本发明目的是为了解决随着卫传数据码速率级别的提高，现有帧头同步的方法无 法满足数据处理速度要求的问题，提供了一种帧头快速同步系统及方法。
[0004] 本发明所述帧头快速同步系统，包括：
[0005] 用于缓存未同步N bit并行帧数据，并在控制模块的控制下输出N bit并行帧数 据的输入缓存模块；N取值为8的整数倍，范围从32至512 ;
[0006] 用于将接收于输入缓存模块的N bit并行帧数据和接收于预同步缓存模块的N bit预同步缓存数据在控制模块的控制下进行选择输出的输入选择模块；L取值为8的整数 倍，范围从8至64 ;L小于N ;
[0007] 用于将输入选择模块选择输出的N bit数据进行一级缓存的一级缓存模块；
[0008] 用于接收一级缓存模块输出的N bit数据的二级缓存模块；
[0009] 用于接收一级缓存模块输出的N bit数据和二级缓存模块输出的N bit数据，并 按位拼接成2N bit数据的数据组合模块；
[0010] 分别用于接收数据组合模块输出的2N bit数据，并将接收的2N bit数据进行L bit数据截取的N个L位截取拼接模块；N个L位截取拼接模块由第一个起至第N个终止， 相邻L位截取拼接模块截取的数据在2N bit数据中的起始位置相差Ibit ;
[0011] 用于对应接收L位截取拼接模块输出的L bit数据，将该L bit数据根据控制模 块的帧头比对屏蔽信息进行预处理的N个比对控制模块；每个比对控制模块将L bit数据 中不进行比对的比特位进行按位与0操作，获得预处理后的L bit数据；
[0012] 用于对应将预处理后的L bit数据与由控制模块输入的预先设定的标准帧头进行 比对的N个帧头比对模块；该帧头比对模块将预处理后的L bit数据与标准帧头进行异或 比对操作，若获得的结果为0,则该预处理后的L bit数据为目标帧头，输出比对结果1 ;否 则输出比对结果〇;
[0013] 用于将N个帧头比对模块输出的比对结果按位拼接，形成N bit数据的帧头比对 结果模块；
[0014] 用于对帧头比对结果模块输出的N bit数据进行判断，根据该N bit数据中的1， 确定检索到帧头标记，并发送帧头标记信号、同步缓存控制信号和锁定标志信号的控制模 块；
[0015] 用于接收数据组合模块输出的2N bit数据，并根据动态深度控制模块的动态深度 控制信息进行数据缓存的动态深度缓存模块；
[0016] 用于产生动态深度控制信息的动态深度控制模块；
[0017] 分别用于接收动态深度缓存模块输出的2N bit数据，并对该2N bit数据进行N bit数据截取的N个N位截取模块；该N个N位截取模块由第一个起至第N个终止，相邻N 位截取模块截取的数据在2N bit数据中的起始位置相差Ibit ;
[0018] 用于接收N个N位截取模块截取获得的N bit数据，并根据控制模块的帧头标记 信号选择对应的N位截取模块截取获得的N bit数据进行输出的数据选择模块；
[0019] 用于根据控制模块的同步缓存控制信号对预同步缓存模块进行控制的预同步缓 存控制模块；
[0020] 用于接收数据选择模块输出的对应于帧头标记信号的N bit数据，并根据预同步 缓存控制模块的同步缓存控制信号，将接收的N bit数据作为同步数据输出或作为N bit 预同步缓存数据输出的预同步缓存模块。
[0021] 控制模块确定检索到帧头的具体过程为：判断帧头比对结果模块输出的N bit数 据中是否有帧头，若在一次比对中的帧头比对结果模块输出的N bit数据中出现一个1，则 确定为帧头标记；若在一次比对中的帧头比对结果模块输出的N bit数据中出现多个1，则 选取最低位的1，确定为帧头标记。
[0022] 帧头快速同步方法，包括：
[0023] 用于通过输入缓存模块缓存未同步N bit并行帧数据，并在控制模块的控制下输 出N bit并行帧数据的步骤；N取值为8的整数倍，范围从32至512 ;
[0024] 用于通过输入选择模块将接收于输入缓存模块的N bit并行帧数据和接收于预同 步缓存模块的N bit预同步缓存数据在控制模块的控制下进行选择输出的步骤；L取值为8 的整数倍，范围从8至64 ;L小于N ;
[0025] 用于通过一级缓存模块将输入选择模块选择输出的N bit数据进行一级缓存的步 骤；
[0026] 用于通过二级缓存模块接收一级缓存模块输出的N bit数据的步骤；
[0027] 用于通过数据组合模块接收一级缓存模块输出的N bit数据和二级缓存模块输出 的N bit数据，并按位拼接成2N bit数据的步骤；
[0028] 用于通过N个L位截取拼接模块分别接收数据组合模块输出的2N bit数据，并将 接收的2N bit数据进行L bit数据截取的步骤；N个L位截取拼接模块由第一个起至第N 个终止，相邻L位截取拼接模块截取的数据在2N bit数据中的起始位置相差Ibit ;
[0029] 用于通过N个比对控制模块对应接收L位截取拼接模块输出的L bit数据，将该 L bit数据根据控制模块的帧头比对屏蔽信息进行预处理的步骤；每个比对控制模块将L bit数据中不进行比对的比特位进行按位与0操作，获得预处理后的L bit数据；
[0030] 用于通过N个帧头比对模块对应将预处理后的L bit数据与由控制模块输入的预 先设定的标准帧头进行比对的步骤；该帧头比对模块将预处理后的L bit数据与标准帧头 进行异或比对操作，若获得的结果为0,则该预处理后的L bit数据为目标帧头，输出比对 结果1 ;否则输出比对结果〇;
[0031] 用于通过帧头比对结果模块将N个帧头比对模块输出的比对结果按位拼接，形成 N bit数据的步骤；
[0032] 用于通过控制模块对帧头比对结果模块输出的N bit数据进行判断，根据该N bit 数据中的1，确定检索到帧头标记，并发送帧头标记信号、同步缓存控制信号和锁定标志信 号的步骤；
[0033] 用于通过动态深度缓存模块接收数据组合模块输出的2N bit数据，并根据动态深 度控制模块的动态深度控制信息进行数据缓存的步骤；
[0034] 用于通过动态深度控制模块产生动态深度控制信息的步骤；
[0035] 用于通过N个N位截取模块分别接收动态深度缓存模块输出的2N bit数据，并对 该2N bit数据进行N bit数据截取的步骤；该N个N位截取模块由第一个起至第N个终 止，相邻N位截取模块截取的数据在2N bit数据中的起始位置相差Ibit ;
[0036] 用于通过数据选择模块接收N个N位截取模块截取获得的N bit数据，并根据控 制模块的帧头标记信号选择对应的N位截取模块截取获得的N bit数据进行输出的步骤； [0037]用于通过预同步缓存控制模块根据控制模块的同步缓存控制信号对预同步缓存 模块进行控制的步骤；
[0038] 用于通过预同步缓存模块接收数据选择模块输出的对应于帧头标记信号的N bit 数据，并根据预同步缓存控制模块的同步缓存控制信号，将接收的N bit数据作为同步数据 输出或作为N bit预同步缓存数据输出的步骤。
[0039] 控制模块确定检索到帧头的具体过程为：判断帧头比对结果模块输出的N bit数 据中是否有帧头，若在一次比对中的帧头比对结果模块输出的N bit数据中出现一个1，则 确定为帧头标记；若在一次比对中的帧头比对结果模块输出的N bit数据中出现多个1，则 选取最低位的1，确定为帧头标记。
[0040] 本发明的优点：本发明能够实现数据高速通信的处理与同步，对从基地设备接收 到的数据进行串并转化，并将数据以N bit位宽作为内部数据位宽进行处理，从而实现在一 个时钟下同时处理N bit数据，满足了卫传数据的数据处理速度要求。
【附图说明】
[0041] 图1是本发明所述帧头快速同步系统的流程框图；
[0042] 图2是本发明所述控制模块的流程图。
【具体实施方式】
【具体实施方式】 [0043]