:该模块在预同步缓存控制模块15的控制下进行数据缓存。其 输出同样在预同步缓存控制模块15的控制下，将数据输出到输入选择模块2或同步系统外 部。
[0108] 预同步缓存控制模块15 :该模块在控制模块10的控制下完成对数据的同步缓存 控制，保证数据将到达帧锁定阈值前已确定的同步帧数据不丢失，并保证在同步了错误的 帧头后，可重新将剩余数据进行重新帧头比对，保证数据不丢失。
【主权项】
1. 一种帧头快速同步系统，其特征在于，包括： 用于缓存未同步N bit并行帧数据，并在控制模块（10)的控制下输出N bit并行帧数 据的输入缓存模块（I) ;N取值为8的整数倍，范围从32至512 ; 用于将接收于输入缓存模块（1)的N bit并行帧数据和接收于预同步缓存模块（16) 的N bit预同步缓存数据在控制模块（10)的控制下进行选择输出的输入选择模块（2) ;L 取值为8的整数倍，范围从8至64 ;L小于N ; 用于将输入选择模块（2)选择输出的N bit数据进行一级缓存的一级缓存模块（3); 用于接收一级缓存模块（3)输出的N bit数据的二级缓存模块（4); 用于接收一级缓存模块（3)输出的N bit数据和二级缓存模块（4)输出的N bit数据， 并按位拼接成2N bit数据的数据组合模块（5); 分别用于接收数据组合模块（5)输出的2N bit数据，并将接收的2N bit数据进行L bit数据截取的N个L位截取拼接模块(6) ;N个L位截取拼接模块(6)由第一个起至第N 个终止，相邻L位截取拼接模块（6)截取的数据在2N bit数据中的起始位置相差Ibit ; 用于对应接收L位截取拼接模块（6)输出的L bit数据，将该L bit数据根据控制模 块（10)的帧头比对屏蔽信息进行预处理的N个比对控制模块（7)海个比对控制模块（7) 将L bit数据中不进行比对的比特位进行按位与0操作，获得预处理后的L bit数据； 用于对应将预处理后的L bit数据与由控制模块（10)输入的预先设定的标准帧头进 行比对的N个帧头比对模块（8);该帧头比对模块（8)将预处理后的L bit数据与标准帧 头进行异或比对操作，若获得的结果为〇,则该预处理后的L bit数据为目标帧头，输出比 对结果1 ;否则输出比对结果0; 用于将N个帧头比对模块（8)输出的比对结果按位拼接，形成N bit数据的帧头比对 结果模块（9); 用于对帧头比对结果模块（9)输出的N bit数据进行判断，根据该N bit数据中的1， 确定检索到帧头标记，并发送帧头标记信号、同步缓存控制信号和锁定标志信号的控制模 块（10); 用于接收数据组合模块（5)输出的2N bit数据，并根据动态深度控制模块（12)的动 态深度控制信息进行数据缓存的动态深度缓存模块（11); 用于产生动态深度控制信息的动态深度控制模块（12); 分别用于接收动态深度缓存模块（11)输出的2N bit数据，并对该2N bit数据进行N bit数据截取的N个N位截取模块（13);该N个N位截取模块（13)由第一个起至第N个终 止，相邻N位截取模块（13)截取的数据在2N bit数据中的起始位置相差Ibit ; 用于接收N个N位截取模块（13)截取获得的N bit数据，并根据控制模块（10)的帧 头标记信号选择对应的N位截取模块（13)截取获得的N bit数据进行输出的数据选择模 块（14); 用于根据控制模块（10)的同步缓存控制信号对预同步缓存模块（16)进行控制的预同 步缓存控制模块（15); 用于接收数据选择模块（14)输出的对应于帧头标记信号的N bit数据，并根据预同步 缓存控制模块（15)的同步缓存控制信号，将接收的N bit数据作为同步数据输出或作为N bit预同步缓存数据输出的预同步缓存模块（16)。2. 根据权利要求1所述的帧头快速同步系统，其特征在于， 控制模块（10)确定检索到帧头的具体过程为：判断帧头比对结果模块（9)输出的N bit数据中是否有帧头，若在一次比对中的帧头比对结果模块（9)输出的N bit数据中出现 一个1，则确定为帧头标记；若在一次比对中的帧头比对结果模块（9)输出的N bit数据中 出现多个1，则选取最低位的1，确定为帧头标记。3. -种帧头快速同步方法，其特征在于，包括： 用于通过输入缓存模块（1)缓存未同步N bit并行帧数据，并在控制模块（10)的控制 下输出N bit并行帧数据的步骤；N取值为8的整数倍，范围从32至512 ; 用于通过输入选择模块（2)将接收于输入缓存模块（1)的N bit并行帧数据和接收于 预同步缓存模块（16)的N bit预同步缓存数据在控制模块（10)的控制下进行选择输出的 步骤；L取值为8的整数倍，范围从8至64 ;L小于N ; 用于通过一级缓存模块（3)将输入选择模块（2)选择输出的N bit数据进行一级缓存 的步骤； 用于通过二级缓存模块（4)接收一级缓存模块（3)输出的N bit数据的步骤； 用于通过数据组合模块（5)接收一级缓存模块（3)输出的N bit数据和二级缓存模块 (4)输出的N bit数据，并按位拼接成2N bit数据的步骤； 用于通过N个L位截取拼接模块（6)分别接收数据组合模块（5)输出的2N bit数据， 并将接收的2N bit数据进行L bit数据截取的步骤；N个L位截取拼接模块(6)由第一个 起至第N个终止，相邻L位截取拼接模块（6)截取的数据在2N bit数据中的起始位置相差 Ibit ； 用于通过N个比对控制模块（7)对应接收L位截取拼接模块（6)输出的L bit数据， 将该L bit数据根据控制模块（10)的帧头比对屏蔽信息进行预处理的步骤；每个比对控制 模块（7)将L bit数据中不进行比对的比特位进行按位与0操作，获得预处理后的L bit 数据； 用于通过N个帧头比对模块（8)对应将预处理后的L bit数据与由控制模块（10)输入 的预先设定的标准帧头进行比对的步骤；该帧头比对模块（8)将预处理后的L bit数据与 标准帧头进行异或比对操作，若获得的结果为〇,则该预处理后的L bit数据为目标帧头， 输出比对结果1 ;否则输出比对结果0 ; 用于通过帧头比对结果模块（9)将N个帧头比对模块（8)输出的比对结果按位拼接， 形成N bit数据的步骤； 用于通过控制模块（10)对帧头比对结果模块（9)输出的N bit数据进行判断，根据该 N bit数据中的1，确定检索到帧头标记，并发送帧头标记信号、同步缓存控制信号和锁定标 志信号的步骤； 用于通过动态深度缓存模块（11)接收数据组合模块（5)输出的2N bit数据，并根据 动态深度控制模块（12)的动态深度控制信息进行数据缓存的步骤； 用于通过动态深度控制模块（12)产生动态深度控制信息的步骤； 用于通过N个N位截取模块（13)分别接收动态深度缓存模块（11)输出的2N bit数 据，并对该2N bit数据进行N bit数据截取的步骤；该N个N位截取模块（13)由第一个起 至第N个终止，相邻N位截取模块（13)截取的数据在2N bit数据中的起始位置相差Ibit ; 用于通过数据选择模块（14)接收N个N位截取模块（13)截取获得的N bit数据，并 根据控制模块（10)的帧头标记信号选择对应的N位截取模块（13)截取获得的N bit数据 进行输出的步骤； 用于通过预同步缓存控制模块（15)根据控制模块（10)的同步缓存控制信号对预同步 缓存模块（16)进行控制的步骤； 用于通过预同步缓存模块（16)接收数据选择模块（14)输出的对应于帧头标记信号的 N bit数据，并根据预同步缓存控制模块（15)的同步缓存控制信号，将接收的N bit数据作 为同步数据输出或作为N bit预同步缓存数据输出的步骤。4.根据权利要求3所述的帧头快速同步方法，其特征在于， 控制模块（10)确定检索到帧头的具体过程为：判断帧头比对结果模块（9)输出的N bit数据中是否有帧头，若在一次比对中的帧头比对结果模块（9)输出的N bit数据中出现 一个1，则确定为帧头标记；若在一次比对中的帧头比对结果模块（9)输出的N bit数据中 出现多个1，则选取最低位的1，确定为帧头标记。
【专利摘要】帧头快速同步系统及方法，属于卫星数传数据接收处理技术领域。本发明是为了解决随着卫传数据码速率级别的提高，现有帧头同步的方法无法满足数据处理速度要求的问题。本发明系统及方法能够实现数据高速通信的处理与同步，对从基地设备接收到的数据进行串并转化，并将数据以N？bit位宽作为内部数据位宽进行处理，从而实现在一个时钟下同时处理N？bit数据，满足了卫传数据的数据处理速度要求。本发明用于卫星数传数据的帧头快速同步。
【IPC分类】H04J3/06, H04L7/04
【公开号】CN105049145
【申请号】CN201510329974
【发明人】王少军, 马宁, 姬耀, 崔新莹, 刘大同, 彭宇
【申请人】哈尔滨工业大学
【公开日】2015年11月11日
【申请日】2015年6月15日