超小型基站基带处理器芯片组的制作方法
【技术领域】
[0001]本发明涉及无线通信基带处理器技术领域，尤其涉及一种超小型基站基带处理器芯片组。
【背景技术】
[0002]第五代移动通信技术(5-Generat1n，简称5G)将为当前广泛应用的无线通信带来各方面的技术革新，体现在超高传输带宽、超低通信延迟、更高的频谱利用效率等。基于5G的要求，超大规模天线阵列以及波束成形技术可能成为5G通信的关键技术。
[0003]超小型热点基站是适用于5G超密集组网应用场景的基站系统。其应用场景涵盖诸如办公室、校园、密集街区、慢速车辆等室内室外情况，通常覆盖半径小于百米范围。每个5G超小型基站将为其覆盖区域内的用户提供总速率高达10千兆比特每秒的宽带数据传输服务。预测结果表明，5G超小型基站的全球年产量将在各类5G通信基站中占主导地位。
[0004]超小型基站需要通过超大规模天线阵列来支持其高带宽数据传输的要求。通常，为满足以上提到的所涵盖的场景的无线传输，需要上百天线的二维天线阵列。同时，由于天线物理尺寸的限制，载波波长需要足够短。毫米波波段是当前许多无线通信类应用研究的热点之一。应用该波段的无线传输，例如，采用60GHz射频可以将天线阵列的间隔缩小到约2.5mm,天线阵列的整体尺寸也大幅减小。
[0005]由于毫米波具有较大的传输损耗，因此，需要利用波束成形技术来为微基站提供具有方向性的高能量增益。现有的基站波束成形的硬件实施结构方案，主要包括三种。第一，射频模拟波束成形。第二，全数字波束成形。第三，模拟-数字混合波束成形。在这些结构方案中，射频模拟波束成形具有最低的开销，全数字波束成形具有最好的性能。模拟-数字混合波束成形则是两者的折衷。
[0006]针对以上提到的硬件实施结构方案，尚未有成熟的片上系统硬件实现研究。片上系统的硬件实现需要考虑各项约束，包括算法级约束，管脚约束，功耗约束，以及面积约束等。针对基于超大规模天线阵列的波束成型技术的基站，其输入和输出信号吞吐量非常大。处理芯片很容易超过工艺所规定的管脚约束。另外，对于宽带超大运算量的基带处理，若不选择合适的算法和结构，并进行合理的分片多核处理，超小型基站的功耗和面积约束也很难被满足。
[0007]鉴于此，如何提供一种能够解决超大型天线阵列和超大计算量产生的管脚、功耗、面积约束问题的超小型基站基带处理器芯片组成为当前需要解决的技术问题。
【发明内容】
[0008]本发明提供一种超小型基站基带处理器芯片组，应用于5G无线通信超小型热点基站中，可灵活配置，能够解决超大型天线阵列和超大计算量产生的管脚、功耗、面积约束问题，并通过分片优化最小化全数字波束成形结构的硬件开销。
[0009]第一方面，本发明提供一种超小型基站基带处理器芯片组，包括:接收波束成形芯片组、天线信号合并芯片组、用户波束收发信号处理芯片组和发送波束成形芯片组；
[0010]所述接收波束成形芯片组通过模数转换器与超小型基站的L个天线的接收端连接、所述接收波束成形芯片组与所述天线信号合并芯片组连接，所述用户波束收发信号处理芯片组与所述天线信号合并芯片组、所述发送波束成形芯片组分别连接，所述发送波束成形芯片组通过数模转换器与超小型基站的L个天线的发送端连接，L为大于I的整数。
[0011]可选地，所述接收波束成形芯片组包括:M个接收波束成形芯片，M为大于I的整数；
[0012]所述接收波束成形芯片包括:第一复乘模块、天线合并模块和输出缓存模块；
[0013]所述第一复乘模块包括:K组、每组U个高速定点复数乘法单元，K和U均为大于I的整数；
[0014]所述复数乘法单元，用于对从K根天线接收的信号进行波束成形加权运算；
[0015]所述天线合并模块包括:U个第一加法单元；
[0016]所述第一加法单元为U输入、单输出的累加器，用于对从K根天线接收的信号在经过所述复数乘法单元进行波束成形加权运算之后的信号中属于同一接收区域的信号进行合并；
[0017]所述输出缓存模块为高速并行随机存取存储器RAM，用于对所述U个第一加法单元合并后的信号进行暂存处理，并输出至所述天线信号合并芯片组。
[0018]可选地，所述天线信号合并芯片组包括:双输入单输出形式排列连接的多个天线信号合并芯片，用于将所述接收波束成形芯片组的输出信号进行合并，将合并后的信号输出至所述用户波束收发信号处理芯片组。
[0019]可选地，所述用户波束收发信号处理芯片组包括:N个相互并列的用户波束收发信号处理芯片，用于并行处理来自最多U个波束成形区域的接收信号，并与宏基站进行通信，同时处理来自宏基站的下行数据，最多对U个波束成形发送区域的下行信号进行调制，将调制后的信号输出至所述发送波束成形芯片组，N和U均为大于I的整数。
[0020]可选地，所述用户波束收发信号处理芯片包括:上行信号处理部分和下行信号处理部分；
[0021]所述上行信号处理部分包括:滤波与快速傅里叶变换模块、信道估计模块、信道均衡模块、解映射模块、解交织模块、前向纠错编码模块和第一循环冗余检查模块；
[0022]所述滤波与快速傅里叶变换模块，包括:延迟链式寄存器组、多路并行的滤波处理器和快速傅里叶变换处理器；
[0023]所述滤波处理器包括基于单指令多数据的二维并行乘法-加法运算单元，配合所述延迟链式寄存器组，用于在一个时钟周期内完成多阶的滤波运算；
[0024]所述快速傅里叶变换处理器包括:复数蝶形单元，用于对2的整数次幂的序列实现多种长度的低延迟傅里叶变换；
[0025]所述信道估计模块，用于对傅里叶变换后的信号进行信道估计；
[0026]所述信道均衡模块，用于对信道估计后的进行信道均衡；
[0027]所述解映射模块，用于对信道均衡后的信号进行比特检测运算；
[0028]所述解交织模块，用于对比特检测运算后的信号进行解交织；
[0029]所述前向纠错编码模块，用于对解交织后的信号进行前向纠错编码；
[0030]所述第一循环冗余检查模块，用于对前向纠错编码后的信号进行循环冗余检查；
[0031]所述下行信号处理部分包括:第二循环冗余检查模块、信道编码模块、调制模块和逆快速傅里叶变换模块；
[0032]所述第二循环冗余检查模块，用于对输入的信号进行循环冗余检查；
[0033]所述信道编码模块，用于对循环冗余检查后的信号进行编码；
[0034]所述调制模块，用于对编码后的信号进行调制；
[0035]所述逆快速傅里叶变换模块，用于对调制后的信号进行逆快速傅里叶变换。
[0036]可选地，所述信道估计模块和所述信道均衡模块为定点矩阵-函数处理器；
[0037]所述定点矩阵-函数处理器包括:多层乘法加法和数据重排单元和函数运算加速单元;
[0038]所述多层乘法加法和数据重排单元，用于进行包括实数、复数的向量加减法、向量乘积、向量点积、转置的基本向量运算；
[0039]所述函数运算加速单元，用于通过多项式估计算法，在最多预设个时钟周期内实现预设精度的特殊函数运算；
[0040]和/ 或，
[0041]所述解映射模块，用于采用比特检测算法对信道均衡后的信号进行比特检测运算;
[0042]和/ 或，
[0043]所述解交织模块采用前向纠错编解码专用处理器；
[0044]和/ 或，
[0045]所述前向纠错编码模块采用前向纠错编解码专用处理器；
[0046]和/ 或，
[0047]所述第一循环冗余检查模块，用于采用比特处理器配合寄存器，基于查表法的并行循环冗余检查CRC算法的低延迟运算对前向纠错编码后对信号进行循环冗余检查；
[0048]和/ 或，
[0049]所述信道编码模块为低开销简单编码和调制电路；
[0050]和/ 或，
[0051]所述调制模块为低开销简单编码和调制电路。
[0052]可选地，所述发送波束成形芯片组包括:M片发送波束成形芯片；
[0053]所述发送波束成形芯片，用于对经过所述用户波束收发信号处理芯片组调制输出的信号依次进行波束成形、数字预失真和