成型滤波处理，并将处理后的信号输出至超小型基站的K个天线发送端。
[0054]可选地，所述发送波束成形芯片包括:输入缓存模块、第二复乘模块、用户信号合并模块，数字预失真模块和成型滤波模块；
[0055]所述输入缓存模块，用于对经过所述用户波束收发信号处理芯片组调制输出的信号进行暂存处理并输出至所述第二复乘模块；
[0056]所述第二复乘模块，用于对所述输入缓存模块输出对信号进行发送波束成形加权运算；
[0057]所述用户信号合并模块，包括K个第二加法单元；
[0058]所述第二加法单元为U输入、单输出的累加器，用于对经过所述第二复乘模块进行发送波束成形加权运算之后的U路信号进行合并；
[0059]所述数字预失真模块，用于通过数字电路对经过所述用户信号合并模块进行合并之后的信号的发送功率进行预补偿；
[0060]所述成形滤波模块，用于对预补偿后的信号进行脉冲成形滤波，并将脉冲成形滤波后的信号输出至超小型基站的天线发送端，以使所述天线发送端将所述脉冲成形滤波后的信号进行数模转换后进行发送。
[0061]可选地，所述成形滤波模块为高速数字滤波器。
[0062]可选地，所述接收波束成形芯片组采用第一差分端口通过模数转换器与超小型基站的L个天线的接收端连接，所述发送波束成形芯片组采用第一差分端口通过数模转换器与超小型基站的L个天线的发送端连接；所述接收波束成形芯片组采用第二差分端口与所述天线信号合并芯片组连接，所述发送波束成形芯片组采用第二差分端口与所述用户波束收发信号处理芯片组连接，所述天线信号合并芯片组采用第二差分端口与所述用户波束收发信号处理芯片组连接；
[0063]所述第一差分端口与所述模数转换器及数模转换器的采样速率相匹配，所述模数转换器与所述数模转换器采用相同的速率，所述第二差分端口与中间数字信号传输速率相匹配，所述第一差分端口与所述第二差分端口的速率不同。
[0064]由上述技术方案可知，本发明的超小型基站基带处理器芯片组，应用于5G无线通信超小型热点基站中，可灵活配置，能够解决超大型天线阵列和超大计算量产生的管脚、功耗、面积约束问题，并通过分片优化最小化全数字波束成形结构的硬件开销。
【附图说明】
[0065]图1为本发明一实施例提供的一种超小型基站基带处理器芯片组的结构示意图；
[0066]图2为图1所示的超小型基站基带处理器芯片组中的接收波束成形芯片的结构示意图；
[0067]图3为图1所示的超小型基站基带处理器芯片组中的用户波束收发信号处理芯片的上行部分的结构示意图；
[0068]图4为图1所示的超小型基站基带处理器芯片组中的用户波束收发信号处理芯片的下行部分的结构示意图；
[0069]图5为图1所示的超小型基站基带处理器芯片组中的发送波束成形芯片的结构示意图；
[0070]图6为图1所示的超小型基站基带处理器芯片组中的一种天线信号合并芯片组的一种连接方式的示意图。
【具体实施方式】
[0071]下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0072]图1示出了本发明一实施例提供的超小型基站基带处理器芯片组的结构示意图，如图1所示，本实施例的超小型基站基带处理器芯片组，包括:接收波束成形芯片组11、天线信号合并芯片组12、用户波束收发信号处理芯片组13和发送波束成形芯片组14 ;
[0073]所述接收波束成形芯片组11通过模数转换器15与超小型基站的L个天线的接收端连接、所述接收波束成形芯片组11与所述天线信号合并芯片组12连接，所述用户波束收发信号处理芯片组13与所述天线信号合并芯片组12、所述发送波束成形芯片组14分别连接，所述发送波束成形芯片组14通过数模转换器16与超小型基站的L个天线的发送端连接，L为大于I的整数。
[0074]在具体应用中，本实施例所述接收波束成形芯片组11可以包括:M个接收波束成形芯片，M为大于I的整数；
[0075]所述接收波束成形芯片，如图2所示，可以包括:第一复乘模块11a、天线合并模块Ilb和输出缓存模块Ilc ;
[0076]所述第一复乘模块I Ia可包括:K组、每组U个高速定点复数乘法单元，K和U均为大于I的整数；
[0077]所述复数乘法单元，用于对从K根天线接收的信号进行波束成形加权运算；
[0078]所述天线合并模块I Ib可包括:U个第一加法单元；
[0079]所述第一加法单元为U输入、单输出的累加器，用于对从K根天线接收的信号在经过所述复数乘法单元进行波束成形加权运算之后的信号中属于同一接收区域的信号进行合并；
[0080]所述输出缓存模块Ilc为高速并行随机存取存储器RAM，用于对所述U个第一加法单元合并后的信号进行暂存处理，并输出至所述天线信号合并芯片组。
[0081]可理解的是，每一个接收波束成形芯片所连接的天线数为K，而接收波束成形芯片有M个，故基站的总天线数L = KXM0
[0082]在具体应用中，本实施例所述天线信号合并芯片组12可以包括:双输入单输出形式排列连接的多个天线信号合并芯片，用于将所述接收波束成形芯片组的输出信号进行合并，将合并后的信号输出至所述用户波束收发信号处理芯片组13。
[0083]图6示出了图1所示的超小型基站基带处理器芯片组中的一种天线信号合并芯片组的一种连接方式的示意图，如图6所示，图6以接收波束成形芯片数为12为示例的情况下，由总计10个天线信号合并芯片以双输入-单输出的基本连接方式互连构成，其中包括6个第一阶段信号合并芯片、3个第二阶段信号合并芯片和I个第三阶段信号合并芯片；这些芯片呈倒三角的形式排列和连接，每个第一阶段信号合并芯片将来自两个接收波束成形芯片的信号进行进一步合并；每个第二和第三阶段信号合并芯片，分别对上一阶段合并芯片的输出信号进行进一步合并。经过两个或三个阶段合并的信号被输入到用户波束收发信号处理芯片中，进行最终阶段的合并。经过每一阶段的信号合并操作，待处理信号额外增加I比特字长。
[0084]在具体应用中，本实施例所述用户波束收发信号处理芯片组13可以包括:N个相互并列的用户波束收发信号处理芯片，用于并行处理来自最多U个波束成形区域的接收信号，并与宏基站进行通信，同时处理来自宏基站的下行数据，最多对U个波束成形发送区域的下行信号进行调制，将调制后的信号输出至所述发送波束成形芯片组，N和U均为大于I的整数。举例来说，U可以优选为10。
[0085]其中，所述用户波束收发信号处理芯片，可以包括:上行信号处理部分和下行信号处理部分；
[0086]所述上行信号处理部分，如图3所示，可以包括:滤波与快速傅里叶变换模块、信道估计模块、信道均衡模块、解映射模块、解交织模块、前向纠错编码模块和第一循环冗余检查模块；
[0087]所述滤波与快速傅里叶变换模块，可包括:延迟链式寄存器组、多路并行的滤波处理器和快速傅里叶变换处理器；
[0088]所述滤波处理器包括基于单指令多数据的二维并行乘法-加法运算单元(配备长度和精度可选的乘加指令集)，配合所述延迟链式寄存器组，用于在一个时钟周期内(通过编程)完成多阶的滤波运算，所述滤波处理器在可配置的延迟链式寄存器组结构支持下，可以通过指令实现各种阶数的有限冲激响应滤波、无限冲激响应滤波、信号自相关和互相关等算法功能；
[0089]所述快速傅里叶变换处理器包括:复数蝶形单元，用于(在指令集支持下)对2的整数次幂的序列实现多种长度的低延迟傅里叶变换，即其数据通道采用高并行度的复数蝶形乘加结构，可以在一个时钟周期内并行完成8路并行基2，4路并行基4，2路并行基8和单路基16等多种复数蝶形运算，可以通过编程实现多种长度的低延迟快速傅里叶变换；
[0090]所述信道估计模块，用于对傅里叶变换后的信号进行信道估计；
[0091]所述信道均衡模块，用于对信道估计后的进行信道均衡；
[0092]所述解映射模块，用于对信道均衡后的信号进行比特检测运算，即通过理论上的公式化简，将复杂的指数、对数等算数运算转化为基于最大、最小值的近似运算，并映射到简单的查表电路和数值比较电路上，在很大程度上降低了硬件复杂度；
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