一种基于fpga的本地总线电路的制作方法
【技术领域】
[0001 ]本发明主要涉及通信技术领域，特指一种基于FPGA的本地总线电路。
【背景技术】
[0002]传统的嵌入式处理器电路主要由嵌入式处理器、复位电路、电源电路、只读存储器(如Flash、EPR0M等)、随机存储器(如SRAM，DRAM)、接口电路等组成。一般情况下，本地总线电路中各器件之间以星形或菊花链的拓扑型式与处理器相连，组成本地总线电路。在这个电路中，遇到BGA封装的器件时，会以较长的PCB走线分支与BGA封装的器件引脚相连。处理器运行所需的程序，数据等存储在只读存储器中。处理器在启动及运行过程中，将只读存储器中的程序以及数据读出，在随机存储器中运行，实现整个电路的正常运行。但是这种本地总线存在以下不足:1)本地总线上如果有BGA封装的器件，那么BGA器件下方将很难走线，一般是以PCB走线分支的方式与BGA器件的引脚相连;2)本地总线上挂载的器件较多时，处理器需要驱动多个器件，负载较重;3)各个器件间的互联拓扑一般为星形或菊花链，很容易产生信号完整性问题，导致总线工作速度较难提升;4)没有相应的Flash写保护功能;4)数据的校验必须在处理器中进行;5)—旦设计完成，就很难对存储器的存储拓扑结构进行修改，而这个拓扑结构就是存储系统的存储结构。
【发明内容】
[0003]本发明要解决的技术问题就在于:针对现有技术存在的技术问题，本发明提供一种结构简单、PCB走线方便顺畅、工作效率高的基于FPGA的本地总线电路。
[0004]为解决上述技术问题，本发明提出的技术方案为:
一种基于FPGA的本地总线电路，包括处理器以及外围电路，还包括FPGA芯片，所述处理器通过FPGA芯片与所述外围电路相连;所述FPGA芯片包括第一逻辑功能单元和第二逻辑功能单元，所述第一逻辑功能单元用于将处理器的地址总线以及控制总线缓冲后一一对应映射至外围电路的地址总线和控制总线上，所述第二逻辑功能单元用于实现处理器的数据总线与外围电路的数据总线之间的数据同步以及对应映射。
[0005]作为上述技术方案的进一步改进:
所述第一逻辑功能单元包括缓冲单元以及同步数据选择器，所述处理器的地址总线以及控制总线经所述缓冲单元缓冲后一一映射至外围电路的地址总线和控制总线上;所述同步数据选择器用于处理器的数据总线与外围电路的数据总线之间的数据同步以及逻辑对应映射。
[0006]所述外围电路包括电源电路、复位电路、只读存储器、随机存储器以及接口电路。
[0007]所述第二逻辑功能包括相互连接的组合逻辑和寄存器，所述组合逻辑与所述只读存储器相连，所述寄存器与所述处理器相连;所述处理器向所述寄存器写入预设值后使组合逻辑输出用于解锁只读存储器的解锁电平。
[0008]所述第二逻辑功能包括计数器，所述计数器与所述只读存储器相连，所述计数器的的输入端连接有两个使能信号端，其中一个使能信号端用于输入使能信号，另一个使能信号端用于发送连续多个脉冲至计数器以使只读存储器处于解锁状态。
[0009]与现有技术相比，本发明的优点在于:
本发明的基于FPGA的本地总线电路，处理器通过FPGA(可编程逻辑器件)对各外围电路进行操作，各电路之间的信号互连拓扑由FPGA控制，同时根据处理器本地总线控制器信号的引脚排列特点，来对FPGA引脚进行配置，使两者之间的PCB走线方便、顺畅、信号拓扑简单;而且可工作在更高的速度下，提高了系统的工作效率。另外通过在FPGA中实现了只读存储器的写保护功能，避免了处理器的误操作将只读存储器的内容擦除或改写。
【附图说明】
[0010]图1为本发明的结构示意图。
[0011 ]图2为本发明中FPGA芯片连接只读存储器的结构示意图。
[0012]图3为本发明中第一逻辑功能单元的方框结构图。
[0013]图4为本发明中第二逻辑功能单元的方框结构图。
[0014]图5为本发明中只读存储器的电路原理图。
【具体实施方式】
[0015]以下结合说明书附图和具体实施例对本发明作进一步描述。
[0016]如图1至图5所示，本实施例的基于FPGA的本地总线电路，包括处理器以及外围电路，还包括FPGA芯片，处理器通过FPGA芯片与外围电路相连;FPGA芯片包括第一逻辑功能单元和第二逻辑功能单元，第一逻辑功能单元用于将处理器的地址总线以及控制总线缓冲后一一对应映射至外围电路的地址总线和控制总线上，第二逻辑功能单元用于实现处理器的数据总线与外围电路的数据总线之间的数据同步以及对应映射。本发明的基于FPGA的本地总线电路，处理器通过FPGA(可编程逻辑器件)对各外围电路进行操作，各外围电路之间的信号互连拓扑由FPGA控制，同时根据处理器本地总线控制器信号的引脚排列特点，来对FPGA引脚进行配置，使两者之间的PCB走线方便、顺畅、信号拓扑简单;而且可工作在更高的速度下，提高了系统的工作效率。
[0017]本实施例中，外围电路包括电源电路、复位电路、只读存储器、随机存储器以及接口电路。其中图2示出了只读存储器(Flashl和Flash2)通过FPGA芯片与处理器的连接方式，其中AddrBUS_I^PAddrBUS_L分别为FPGA两侧的地址总线，DataBUS_I^PDataBUS_R分别为FPGA两侧的数据总线，Ctr_I^PCtr_R分别是两侧的控制信号线，如片选、读写使能，其中GP10由处理器提供。另外其它外围电路与处理器互连的方式与只读存储器的连接方式相同。
[0018]如图3和图4所示，本实施例中，FPGA芯片通过编程实现了两个逻辑功能单元。其中第一逻辑功能单元用于控制两片Flash的地址、数据和控制信号与处理器(CPU)的地址、数据和控制信号的连接拓扑及时序关系。逻辑功能单元2用于实现Flash写保护功能。
[0019]本实施例中，第一逻辑功能单元包括缓冲单元以及同步数据选择器，处理器的地址总线以及控制总线经缓冲单元缓冲后一一映射至外围电路的地址总线和控制总线上；