同步数据选择器用于处理器的数据总线与外围电路的数据总线之间的数据同步以及逻辑对应映射。本实施例中处理器的地址总线宽度为32位，处理器的数据总线宽度根据需要可以配置为32位、16位或8位。Flash存储器的地址总线宽度为25位，数据总线宽度为16位。因此这两片Flash既可以组成16位数据宽度的存储结构，也可以组成32位数据宽度的存储结构。在本实施例中，第一逻辑功能单元包括两个缓冲器(Logic Modulel和Logic Module3)和同步数据选择器(Logic Module2)，其中Flashl的数据总线为DataBUS_L[0..15]，Flash2的数据总线为DataBUS_L[16..31]。两片Flash共用同一组地址总线(AddBUS_L)和控制总线(Ctr_L)。通过同步数据选择器(Logic Module2)，将Flash数据组的低16位(DataBUS_L[0..15])和高16位(DataBUS_L[ 16..31 ])数据通过同步数据选择器逻辑映射到处理器数据组(DataBUS_R)的低16位上，组成一个16位数据总线宽度的存储系统。根据控制信号(Ctr_R)的不同状态，控制是 DataBUS_L[0..15]还是 DataBUS_L[ 16..31 ]映射到 DataBUS_R 上。LogicModulel使用缓冲器逻辑将Addr_R—对一的直接映射到Addr_L上。LogicModule3使用缓冲器将Ctr_R—对一映射到Ctr_Ll。
[0020]本实施例中，第二逻辑功能包括相互连接的组合逻辑和寄存器(Logic Module4),组合逻辑与只读存储器相连，寄存器与处理器相连;处理器向寄存器写入预设值后使组合逻辑输出用于解锁只读存储器的解锁电平。LogicModuld中通过编程，实现一个特定地址的寄存器和一个组合逻辑，组合逻辑根据该寄存器中的值输出高低电平，当处理器向该寄存器写入特定值之后，组合逻辑即输出高电平，使得Flash解锁。具体解锁信号为图5中的VPEN 1信号。同时由于该寄存器地址为一个特殊地址，因此平时程序正常运行时不会访问到该地址，因而避免了误操作造成写保护信号失效，导致Flash存储内容被改写。在另一实施例中，也可以使用计数器(LogicModule5)来控制VPEN1信号。LogicModule5中通过编程，实现两个计数器，这两个计数器分别用于写保护信号1和写保护信号2。其中GP101作为LogicModule5的使能，在GP101处于高电平时，LogicModule5处于使能状态，此时GP102发送连续的脉冲，当这个脉冲达到一定的次数时，写保护信号1处于高电平，此时Flashl可以擦除或写数据。GP103用于Flash2的解锁，其用法与GP102相同。通过以上的设置，避免了处理器对Flash的误操作，提高了存储的可靠性，同时也避免了上电过程中FPGA或其他1C管脚状态不确定而导致的Flash解锁，以及后续的Flash存储内容被修改或擦除的问题。另外由于存储结构灵活可配置，因此存储器可以配置成互为备份的模式，当一片损坏时，还可以从另一片中读出数据，实现数据的冗余存储。
[0021]以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
【主权项】
1.一种基于FPGA的本地总线电路，包括处理器以及外围电路，其特征在于，还包括FPGA芯片，所述处理器通过FPGA芯片与所述外围电路相连;所述FPGA芯片包括第一逻辑功能单元和第二逻辑功能单元，所述第一逻辑功能单元用于将处理器的地址总线以及控制总线缓冲后一一对应映射至外围电路的地址总线和控制总线上，所述第二逻辑功能单元用于实现处理器的数据总线与外围电路的数据总线之间的数据同步以及对应映射。2.根据权利要求1所述的基于FPGA的本地总线电路，其特征在于，所述第一逻辑功能单元包括缓冲单元以及同步数据选择器，所述处理器的地址总线以及控制总线经所述缓冲单元缓冲后一一映射至外围电路的地址总线和控制总线上;所述同步数据选择器用于处理器的数据总线与外围电路的数据总线之间的数据同步以及逻辑对应映射。3.根据权利要求1或2所述的基于FPGA的本地总线电路，其特征在于，所述外围电路包括电源电路、复位电路、只读存储器、随机存储器以及接口电路。4.根据权利要求3所述的基于FPGA的本地总线电路，其特征在于，所述第二逻辑功能包括相互连接的组合逻辑和寄存器，所述组合逻辑与所述只读存储器相连，所述寄存器与所述处理器相连;所述处理器向所述寄存器写入预设值后使组合逻辑输出用于解锁只读存储器的解锁电平。5.根据权利要求3所述的基于FPGA的本地总线电路，其特征在于，所述第二逻辑功能包括计数器，所述计数器与所述只读存储器相连，所述计数器的的输入端连接有两个使能信号端，其中一个使能信号端用于输入使能信号，另一个使能信号端用于发送连续多个脉冲至计数器以使只读存储器处于解锁状态。
【专利摘要】本发明公开了一种基于FPGA的本地总线电路，包括处理器以及外围电路，还包括FPGA芯片，所述处理器通过FPGA芯片与所述外围电路相连；所述FPGA芯片包括第一逻辑功能单元和第二逻辑功能单元，所述第一逻辑功能单元用于将处理器的地址总线以及控制总线缓冲后一一对应映射至外围电路的地址总线和控制总线上，所述第二逻辑功能单元用于实现处理器的数据总线与外围电路的数据总线之间的数据同步以及对应映射。本发明的基于FPGA的本地总线电路具有结构简单、PCB走线方便顺畅、工作效率高以及避免存储器误操作等优点。
【IPC分类】H04L12/40
【公开号】CN105429835
【申请号】CN201510763852
【发明人】刘群欣, 唐军, 李龙, 吴文慧, 陈冬, 尹君, 叶 武, 张永维, 石力, 侯春阳
【申请人】南车株洲电力机车研究所有限公司
【公开日】2016年3月23日
【申请日】2015年11月11日